高压晶体管的制作方法

本发明涉及一种高压晶体管，尤其是涉及一种作为静电放电钳制电路的静电放电防护元件的高压晶体管。

背景技术：

由于静电放电(electrostaticdischarge，esd)会对集成电路产生无法挽回的损伤，因此esd防护电路已成为集成电路内必要的设计，以避免集成电路在制作过程中或使用中因esd流入而造成无法预期的损坏。

为了有效加强集成电路的esd防护能力，进而有效地防止内部电路受到静电损伤，已发展出在电源线间增加esd钳制电路(clampcircuit)的设计。传统esd钳制电路一般由横向扩散n型金属氧化物半导体(ldnmos)晶体管所构成，因此具有明显的骤回(snapback)特性，以及低保持电压(holdingvoltage)，小于电源线所提供的供应电压。如此一来，esd钳制电路容易被误触发(mistrigger)而开启，进而发生锁住(latchup)的问题，也就是当esd钳制电路在被开启之后因保持电压小于供应电压而可在供应电压的提供下运作在保持区域并导通高电流。此时内部电路也同时持续运作，使得集成电路的内部电路因承受过高电流而过热并产生功能失效，甚至被烧毁的情形。为了避免发生此锁住问题，电源线间esd钳制电路的保持电压必须设计为大于供应电压。现有esd钳制电路的设计是由多个低压的ldnmos晶体管的堆叠所构成，以通过晶体管的堆叠提高保持电压，如此才能符合大于供应电压的需求。然而，此堆叠设计限制esd钳制电路的面积，使得芯片的尺寸因此受限而无法进一步缩减。特别是，当esd钳制电路应用在高压的情况下，例如：60伏特、80伏特或100伏特的应用，堆叠的晶体管数量更是大幅增加芯片的尺寸，而无法被业界所接受。再者，随着esd的脉冲时间越长，ldnmos晶体管的保持电压有下降的趋势，如此则需增加更多个晶体管才能达到需求。

有鉴于此，提供一可作为esd防护元件的高压晶体管，以提高保持电压并达到符合esd电压的需求，实为业界努力的目标。

技术实现要素：

本发明的目的之一在于提供一种高压晶体管，以提高保持电压并达到符合esd电压的需求。

本发明的一实施例提供一种高压晶体管，其包括一基底、一高压阱、一第一基体区、一第一掺杂区、一第二掺杂区、一第二基体区以及一第三掺杂区。高压阱设置于基底中。第一基体区设置于高压阱中，其中第一基体区具有一第一导电类型。第一掺杂区设置于第一基体区中，其中第一掺杂区具有互补于第一导电类型的一第二导电类型。第二掺杂区设置于位于第一基体区的一侧的高压阱中，其中第二掺杂区具有第二导电类型，且第二掺杂区具有一第一掺杂浓度。第二基体区设置于位于第二掺杂区下的高压阱中，且第二基体区与第二掺杂区相接触，其中第二基体区与高压阱相接触，第二基体区具有第二导电类型，且第二基体区具有一第二掺杂浓度，小于第一掺杂浓度。第三掺杂区设置于位于第二基体区下的高压阱，且第三掺杂区与第二基体区相接触，其中第三掺杂区具有第二导电类型，且第三掺杂区具有一第三掺杂浓度，小于第二掺杂浓度。

在本发明所提供的高压晶体管中，由于第二掺杂区与第三掺杂区之间设置第二基体区，且第二基体区与高压阱相接触，因此不仅可有效地提升保持电压以及提高esd电压的承受度，还可有效地降低触发电压，由此可缩减元件面积。

附图说明

图1为本发明第一实施例的高压晶体管的上视示意图；

图2为图1中沿切线a-a’的剖面示意图；

图3为本发明第一实施例的另一变化实施例的高压晶体管的剖面示意图；

图4为本发明第二实施例的高压晶体管的剖面示意图；

图5为本发明第三实施例的高压晶体管的上视示意图；

图6为图5中沿切线b-b’的剖面示意图；

图7为本发明第四实施例的高压晶体管的上视示意图；

图8为图7中沿切线c-c’的剖面示意图；

图9为本发明第五实施例的高压晶体管的剖面示意图；

图10为本发明第六实施例的高压晶体管的剖面示意图；

图11为本发明第七实施例的高压晶体管的剖面示意图；

图12为本发明第八实施例的高压晶体管的剖面示意图；

图13为本发明第九实施例的高压晶体管的剖面示意图。

主要元件符号说明

100、100’、200、300、400、500、600、700、800、高压晶体管

900

100a’单元结构102、202基底

104、804、904高压阱106第一基体区

106a直道部108第一掺杂区

110第二掺杂区110a开口

112、312、412、512、612、912第二基体区

114、314、414第三掺杂区116埋入层

118栅极结构118a栅极电极

118b栅极介电层120第一绝缘结构

122第二绝缘结构124接触掺杂区

312a穿孔702高压深阱

c1第一接触插塞c2第二接触插塞

d1第一方向d2第二方向

g1、g2间距gr防护环

l长轴s短轴

s1第一侧边s2第二侧边

w1、w2、w3、w4、w4’、w5、w6、w7宽度

vdd高压端vss低压端

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1与图2，图1绘示了本发明第一实施例的高压晶体管的上视示意图，图2为图1中沿切线a-a’的剖面示意图。如图1与图2所示，本实施例所提供的高压晶体管100包括一基底102、一高压阱104、一第一基体区106、一第一掺杂区108以及一第二掺杂区110。高压阱104设置于基底102中，第一基体区106设置于高压阱中，第一掺杂区108设置于第一基体区106中，且第二掺杂区110设置于位于第一基体区106的一侧的高压阱104中。更明确地说，第一基体区106具有一第一导电类型，高压阱104、第一掺杂区108与第二掺杂区110具有与第一导电类型互补的一第二导电类型，因此第一掺杂区108可作为高压晶体管100的源极区域/漏极区域，以电连接至低压端vss，例如：低压电源线或接地线，第二掺杂区110可作为高压晶体管100的漏极区域/源极区域，以电连接至高压端vdd，例如：高压电源线。举例而言，第一导电类型与第二导电类型优选分别为n型与p型，因此高压晶体管100优选为p型晶体管，但不限于此。熟悉该项技术的人士应知，本实施例中的第一导电类型也可为p型，而第二导电类型则为n型。此外，基底102可例如是一硅基底、一含硅基底或一硅覆绝缘(silicon-on-insulator，soi)基底等半导体基底。

具体而言，本实施例的第一基体区106可具有一操场跑道形轮廓，因此第一基体区106具有一平行于一第一方向d1的长轴l与一平行于第二方向d2的短轴s，且第一基体区106可具有彼此相对的两直道部106a，分别平行于长轴l。第二掺杂区110环绕第一基体区106，且各直道部106a可作为高压晶体管100的有效通道区。

此外，高压晶体管100还可包括一第二基体区112以及一第三掺杂区114。第二基体区112设置于位于第二掺杂区110下的高压阱104中，第二基体区112的顶面进一步与第二掺杂区110相接触，且第二基体区112与高压阱104相接触。第三掺杂区114设置于第二基体区112下的高压阱104中，且第三掺杂区114的顶面与第二基体区112相接触。第二基体区112与第三掺杂区114均具有第二导电类型。具体来说，本实施例的高压晶体管100包括两第二基体区112以及两第三掺杂区114，且第二基体区112分别对应第一基体区106的直道部106a设置，并设置于第一基体区106的两侧的第二掺杂区110下，各第三掺杂区114则分别设置于相对应的第二基体区112下。由于第二基体区112与第三掺杂区114的导电类型相同于第二掺杂区110的导电类型，因此第二基体区112于第一方向d1上的宽度w1大于或等于第一基体区106于第一方向d1上的直线侧边的宽度，即直道部106a于第一方向d1上的宽度w2，且第三掺杂区114于第一方向d1上的宽度w3也大于或等于直道部106a于第一方向d1上的宽度w2，以使第二基体区112与第三掺杂区114作为高压晶体管100的漏极区域/源极区域的一部分，并使整个直道部106a作为通道区。

在本实施例中，第二基体区112面对第一基体区106的第一侧边s1与第一基体区106面对第二基体区112的直线侧边之间的间距g1小于第三掺杂区114面对第一基体区106的外侧边与第一基体区106面对第二基体区112的直线侧边之间的间距g2，使各第二基体区112面对第一基体区106的一第一侧边s1与高压阱104相接触，且各第三掺杂区114并不与第二掺杂区110相接触。举例来说，第二基体区112面对第一基体区106的第一侧边s1与相对于第一侧边s1的一第二侧边s2之间的间距，即第二基体区112于第二方向d2上的宽度w4，大于第三掺杂区114的两彼此相对的外侧边之间的间距，即第三掺杂区114于第二方向d2上的宽度w5，且第二基体区112于第一方向d1上的宽度w1也大于第三掺杂区114于第一方向d1上的宽度w3。也就是说，第二基体区112的面积大于第三掺杂区114的面积，使第二基体区112将第二掺杂区110与第三掺杂区114区隔开。

进一步而言，第二掺杂区110具有一第一掺杂浓度，第二基体区112具有一第二掺杂浓度，第三掺杂区114具有一第三掺杂浓度，其中第二掺杂浓度小于第一掺杂浓度，第三掺杂浓度小于第二掺杂浓度。举例而言，第一掺杂浓度实质上为10¹⁹cm^-3至10²⁰cm^-3，第二掺杂浓度实质上为4×10¹⁹cm^-3至1×10¹⁸cm^-3，且第三掺杂浓度实质上为5×10¹⁶cm^-3至8×10¹⁶cm^-3，但本发明不以此为限。在本实施例中，高压阱104也具有第二导电类型，且高压阱104具有一第四掺杂浓度，小于第三掺杂浓度，例如：第四掺杂浓度实质上可为4×10¹⁵cm^-3至1×10¹⁶cm^-3。

值得说明的是，由于第二掺杂区110、第二基体区112、第三掺杂区114与高压阱104的掺杂浓度依序递减，且第二基体区112的宽度w4大于第三掺杂区114的宽度w5，因此尽管第二基体区112与高压阱104相接触，掺杂浓度较接近的第三掺杂区114与高压阱104之间的电阻小于第二基体区112与高压阱104之间的电阻，由此发生在高压端vdd的静电电流可从位于最上方并连接至高压端vdd的第二掺杂区110依序向下流经第二基体区112以及第三掺杂区114进而导引至高压阱104中。由于未设置有第二基体区的高压晶体管的静电放电(esd)路径较接近基底表面，因此并无法有效地提升保持电压与提高可承受的esd电压。但本实施例的高压晶体管100因设置有第二基体区112而需将静电导引至距离基底102表面更深的高压阱104中，因此具有较长esd的路径，使高压晶体管100的保持电压(holdingvoltage)可被有效地提升。并且，由于本实施例的高压晶体管100的静电可被导引至更深的高压阱104中，因此静电所产生的热可有效地被分散在更深的高压阱104中，而不会集中在基底102表面区域的高压阱104中，进而有效地提高可承受的esd的电压。由此，本实施例的高压晶体管100可承受人体放电模式的esd电压可大于2千伏特(kv)，且可承受机器放电模式的esd电压大于200伏特(v)。相较于现有堆叠结构，本实施例仅需单一个高压晶体管100即可符合需求，因此可有效地缩减元件面积。举例而言，当本实施例的高压晶体管100的通道宽度设计为1500微米，且高压端vdd所提供的电压分别为40、80与100v时，高压晶体管100的面积可分别为161×139、228×149以及157×272微米平方，且可承受人体放电模式(humanbodymode，hbm)的esd电压约略分别为2、2.8与3kv，并可承受机器放电模式(machinemode，mm)的esd电压约略分别为200、300与250v。相较于本实施例的高压晶体管100，未设置有第二基体区的高压晶体管的面积尽管在相同高压端的电压的条件下增加至大于本实施例的晶体管的面积的两倍仍无法承受人体放电模式与机器放电模式的esd电压，因此本实施例的高压晶体管100可有效地缩减元件面积。

另外，因本实施例的第二基体区112面对第一基体区106的第一侧边s1可与高压阱104相接触，高压晶体管100的耐压范围可通过第二基体区112与第一基体区106之间的间距g1来决定，也就是说高压晶体管100被esd触发的触发电压可通过此间距g1来决定，由此可有效地降低高压晶体管100的触发电压，以避免esd流入内部电路进而损坏内部电路。举例来说，以高压端vdd所提供的电压为80v为例，当高压晶体管100的第二基体区112与第一基体区106之间的间距g1分别为6.1与6.7微米时，高压晶体管100的触发电压可分别为97.49与108.74v。以高压端vdd所提供的电压为100v为例，当高压晶体管100的第二基体区112与第一基体区106之间的间距g1分别为8.1与8.7微米时，高压晶体管100的触发电压可分别为120.23与123.11v。相较于本实施例的高压晶体管100，在高压端所提供的电压分别为80与100v的条件下，未设置有第二基体区的高压晶体管的触发电压分别为111.15与128.95v。由上述可知，本实施例通过于高压晶体管100中设置第二基体区112不仅可有效地提升保持电压以及提高esd电压的承受度，还可有效地降低触发电压，因此在作为esd钳制电路的esd防护元件时可有效地防护内部电路免于esd损坏。

在本实施例中，高压晶体管100可选择性另包括一埋入层116，设置于基底102中，并具有第二导电类型，且高压阱104设置于埋入层116上，因此埋入层116可用于防止高压晶体管100的信号向下传递至基底102而造成漏电。通过埋入层116隔离基底102与高压阱104，本实施例的基底102可具有第一导电类型或第二导电类型。在另一实施例中，高压晶体管也可不包括埋入层。

并且，高压晶体管100可选择性还包括一栅极结构118、一第一绝缘结构120以及一第二绝缘结构122。栅极结构118设置于位于第二基体区112与第一掺杂区108之间的第一基体区106与高压阱104上，其中栅极结构118可包括一栅极电极118a与一栅极介电层118b，栅极介电层118b设置于栅极电极118a与基底102之间。第一绝缘结构120设置于栅极结构118与高压阱104之间，用以将栅极结构118与第二掺杂区110分隔开，以避免位于第二掺杂区110中的高电场破坏栅极介电层118b。具体来说，栅极结构118沿着第一基体区106的侧边设置，并与第一基体区106邻近侧边的部分重叠，进而环绕一部分的第一基体区106。并且，栅极结构118具有一开口，用以定义出第一掺杂区108的位置。栅极电极118a优选可延伸至第一绝缘结构120上。并且，第一绝缘结构120环绕第一基体区106，但不与第一基体区106相接触。第二绝缘结构设置122于基底102上，并环绕第二掺杂区110。举例来说，第一绝缘结构120与第二绝缘结构设置122可分别为浅沟隔离(shallowtrenchisolation，以下简称为sti)或场氧化层(fieldoxidelayer)，但不限于此。

再者，本实施例的高压晶体管100可另包括接触掺杂区124、第一接触插塞c1、第二接触插塞c2以及防护环(guardring)gr。接触掺杂区124设置于第一掺杂区108中，并与第一基体区106相接触，且第一接触插塞c1设置于接触掺杂区124与第一掺杂区108上。接触掺杂区124具有第二导电类型，用以降低第一掺杂区108与第一接触插塞c1之间的接触电阻。第一接触插塞c1用以将高压晶体管100的第一掺杂区108电连接至低压端vss。第二接触插塞c2位于第三掺杂区114的正上方的第二掺杂区110上，用以将高压晶体管100的第二掺杂区110电连接至高压端vdd。防护环gr环绕第二绝缘结构122与高压阱104，以提供高压晶体管100与其他元件之间的电性隔离。并且，本实施例的防护环gr不与高压阱104相接触，但不限于此。

值得一提的是，本实施例的高压晶体管100通过于第二掺杂区110与第三掺杂区114之间设置第二基体区112，且第二基体区112面对第一基体区106的第一侧边s1与高压阱104相接触，不仅可有效地提升保持电压以及提高esd电压的承受度，还可有效地降低触发电压。并且，搭配传统互补式金属氧化物半导体(cmos)晶体管制作工艺，本实施例的高压晶体管100并不需增加额外的面积与光罩，还可避免制作成本的增加。

在另一变化实施例中，如图3所示，高压晶体管100’可包括多个单元结构100a’、多个第二基体区112与多个第三掺杂区114。单元结构100a’沿着第二方向d2排列，且各单元结构100a’可包括如第一实施例的图1所示的第一基体区106、第一掺杂区108、栅极结构118、第一绝缘结构120以及接触掺杂区124。并且，高压晶体管100’的第二掺杂区110可具有多个开口110a，沿着第二方向d2排列，且各单元结构100a’的第一基体区106、第一掺杂区108、栅极结构118、第一绝缘结构120与接触掺杂区124设置于各开口110a中。各第三掺杂区114对应各第二基体区112设置，且各第二基体区112与各第一基体区106沿着第二方向d2依序交替排列。

本发明的高压晶体管并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，然而为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。

请参考图4，图4绘示了本发明第二实施例的高压晶体管的剖面示意图。如图4所示，相较于第一实施例，本实施例所提供的高压晶体管200可不包括高压阱与埋入层。具体而言，本实施例的高压晶体管200的基底202具有第二导电类型，且其可具有第五掺杂浓度，与第一实施例的第四掺杂浓度相同，因此第五掺杂浓度小于第三掺杂浓度。并且，第一基体区106、第二掺杂区110、第二基体区112以及第三掺杂区114均设置于基底202中，且第二基体区112面对第一基体区106的第一侧边s1与第一基体区106面对第二基体区112的直线侧边之间的间距g1小于第三掺杂区114面对第一基体区106的外侧边与第一基体区106面对第二基体区112的直线侧边之间的间距g2。

请参考图5与图6，图5绘示了本发明第三实施例的高压晶体管的上视示意图，图6为图5中沿切线b-b’的剖面示意图。如图5与图6所示，相较于第一实施例，本实施例所提供的高压晶体管300的第三掺杂区314可与第二掺杂区110相接触。具体而言，本实施例的各第二基体区312具有一穿孔312a，对应第二掺杂区110设置。各第三掺杂区314可通过各穿孔312a与第二掺杂区110相接触，且各穿孔312a于第二方向d2上的宽度w6小于第二掺杂区110于第二方向d2上的宽度w7与各第三掺杂区314于第二方向d2上的宽度w5。

请参考图7与图8，图7绘示了本发明第四实施例的高压晶体管的上视示意图，图8为图7中沿切线c-c’的剖面示意图。如图7与图8所示，相较于第一实施例，本实施例所提供的高压晶体管400的第三掺杂区414延伸至位于第二基体区412相对于第一侧边s1的一侧并与第二掺杂区110相接触。具体而言，各第二基体区412仅设置于邻近第一基体区106的第二掺杂区110的一部分与各第三掺杂区414的一部分之间，而未延伸至各第三掺杂区414面对防护环gr的外侧上，因此各第三掺杂区414可位于各第二基体区412相对于第一侧边s1的一侧，并与第二掺杂区110相接触。举例而言，各第二基体区412于第二方向d2上的宽度w4’可小于第二掺杂区110于第二方向d2上的宽度w7与第三掺杂区414于第二方向d2上的宽度w5。

在另一变化实施例中，高压晶体管也可不包括高压阱与埋入层。在又一变化实施例中，高压晶体管也可包括多个如图8所示的第二掺杂区所围绕的单元结构。并且，高压晶体管的任两相邻的单元结构之间设置有两第二基体区，分别设置于各第一基体区以及与第二掺杂区相接触的第三掺杂区之间。

请参考图9，图9绘示了本发明第五实施例的高压晶体管的剖面示意图。如图9所示，相较于第一实施例，本实施例所提供的高压晶体管500并不包括栅极结构。具体而言，本实施例的高压晶体管500可为双载流子接面晶体管(bipolarjunctiontransistor，bjt)。由于各第二基体区512于第二方向d2上的宽度w4大于相对应的第二掺杂区110于第二方向d2上的宽度w7，因此第二基体区512可延伸至相对应的第二掺杂区110的两侧。于本实施例中，第一绝缘结构120的内侧边可延伸至与第一基体区106相接触，或者可更进一步延伸至与第一掺杂区108相接触，但不以此为限。

在一变化实施例中，高压晶体管可不包括第一绝缘结构与第二绝缘结构。在另一变化实施例中，高压晶体管也可不包括高压阱与埋入层。在又一变化实施例中，第二基体区也可应用第二实施例而具有穿孔，或应用第三实施例而仅设置于邻近第一基体区的第二掺杂区的一部分与各第三掺杂区的一部分之间，使第三掺杂区与第二掺杂区相接触。

请参考图10，图10绘示了本发明第六实施例的高压晶体管的剖面示意图。如图10所示，相较于第一实施例，本实施例所提供的高压晶体管600不包括第一绝缘结构与第二绝缘结构。并且，由于第二基体区612于第二方向d2上的宽度大于相对应的第二掺杂区110于第二方向d2上的宽度w7，因此第二基体区612可延伸至相对应的第二掺杂区110的两侧。

在另一变化实施例中，高压晶体管也可不包括高压阱与埋入层。在又一变化实施例中，第二基体区也可应用第二实施例而具有穿孔，或应用第三实施例而仅设置于邻近第一基体区的第二掺杂区的一部分与各第三掺杂区的一部分之间，使第三掺杂区与第二掺杂区相接触。

请参考图11，图11绘示了本发明第七实施例的高压晶体管的剖面示意图。如图11所示，相较于第一实施例，本实施例所提供的高压晶体管700另包括一高压深阱702，设置于高压阱104中，且高压深阱702包覆第一基体区106，其中高压深阱702具有第一导电类型。在本实施例中，高压晶体管700的耐压范围可通过高压深阱702与第一基体区106之间的间距来决定。

在另一变化实施例中，高压晶体管也可不包括高压阱与埋入层。在又一变化实施例中，第二基体区也可应用第二实施例而具有穿孔，或应用第三实施例而仅设置于邻近第一基体区的第二掺杂区的一部分与各第三掺杂区的一部分之间，使第三掺杂区与第二掺杂区相接触。

请参考图12，图12绘示了本发明第八实施例的高压晶体管的剖面示意图。如图12所示，相较于第一实施例，本实施例所提供的高压晶体管800的高压阱804具有第一导电类型，与第一基体区106具有相同的导电类型。

在另一变化实施例中，高压晶体管也可不包括高压阱与埋入层。在又一变化实施例中，第二基体区也可应用第二实施例而具有穿孔，或应用第三实施例而仅设置于邻近第一基体区的第二掺杂区的一部分与各第三掺杂区的一部分之间，使第三掺杂区与第二掺杂区相接触。

请参考图13，图13绘示了本发明第九实施例的高压晶体管的剖面示意图。如图13所示，相较于第一实施例，本实施例所提供的高压晶体管900不包括第一绝缘结构与第二绝缘结构，且高压阱904具有第一导电类型。并且，由于第二基体区912于第二方向d2上的宽度w4大于第二掺杂区110于第二方向d2上的宽度w7，因此第二基体区912可延伸至相对应的第二掺杂区110的两侧。具体而言，本实施例的高压晶体管900可为双扩散漏极金属氧化物半导体(double-diffused-drainmos，dddmos)晶体管。

在另一变化实施例中，高压晶体管也可不包括高压阱与埋入层。在又一变化实施例中，第二基体区也可应用第二实施例而具有穿孔，或应用第三实施例而仅设置于邻近第一基体区的第二掺杂区的一部分与各第三掺杂区的一部分之间，使第三掺杂区与第二掺杂区相接触。

综上所述，在本发明所提供的高压晶体管中，由于第二掺杂区与第三掺杂区之间设置第二基体区，且第二基体区面对第一基体区的第一侧边与高压阱相接触，因此不仅可有效地提升保持电压以及提高esd电压的承受度，还可有效地降低触发电压，由此可缩减元件面积。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。