用于FINFET的栅极替代工艺的制作方法

本发明实施例涉及用于FINFET的栅极替代工艺。

背景技术：

半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了数代IC，其中，每代都具有比前代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。

例如，已经引入多栅极器件以通过增加栅极-沟道耦合、减小截止电流和降低短沟道效应(SCE)致力于提高栅极控制。多栅极器件的一个类型是具有类似鳍的半导体沟道(“鳍”)和在鳍的两侧或三侧上接合鳍的栅电极的FINFET-晶体管。FINFET的另一个进步是用金属栅电极替代通常的多晶硅栅电极以改善器件性能。在随后的制造步骤中，其中，在鳍上方制造伪栅极(例如，多晶硅栅极)且用最终栅极堆叠件(例如，金属栅极)替代伪栅极称为“替代栅极”或“后栅极”。这允许减少随后的工艺的数量，工艺包括在形成最终栅极堆叠件之后实施的高温处理。然而，执行这样的IC制造工艺存在挑战，尤其是在先进的工艺节点中按比例缩小IC部件的情况下。一个挑战是在形成鳍之后和形成伪栅极之前，在清洗和干燥工艺期间，由于它的高高宽比(鳍高和鳍宽的比率)，鳍可能遭受弯曲或塌缩。

技术实现要素：

根据本发明的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：蚀刻衬底，从而形成由鳍分开的两个第一沟槽；用隔离层填充所述两个第一沟槽；在所述鳍和所述隔离层上方沉积介电层；在所述介电层中形成位于所述半导体器件的沟道区域上方的第二沟槽，所述第二沟槽暴露所述隔离层；通过所述第二沟槽蚀刻所述隔离层，从而暴露所述鳍的位于所述半导体器件的所述沟道区域中的上部；以及在所述第二沟槽中形成位于所述隔离层上方的伪栅极，以及所述伪栅极接合所述鳍的所述上部。

在上述方法中，还包括：用金属栅极替代所述伪栅极。

根据本发明的另一实施例，还提供了一种形成半导体器件的方法，所述方法包括：蚀刻衬底以形成由鳍插入的第一沟槽；用隔离层填充所述第一沟槽在所述鳍和所述隔离层上方沉积介电层；蚀刻所述介电层，从而在所述介电层中形成位于所述半导体器件的沟道区域上方的第二沟槽，所述第二沟槽暴露所述隔离层；通过所述第二沟槽蚀刻所述隔离层，从而暴露所述鳍的位于所述半导体器件的所述沟道区域中的上部；在所述第二沟槽中形成位于所述隔离层上方的伪栅极，所述伪栅极接合所述鳍的所述上部；去除所述介电层；以及使位于所述半导体器件的源极/漏极区域中的所述隔离层凹进，而所述伪栅极覆盖所述半导体器件的所述沟道区域。

根据本发明的又一实施例，还提供了一种具有器件区域和非器件区域的半导体器件，所述器件区域包括用于晶体管的沟道区域和源极/漏极(S/D)区域，所述半导体器件包括：衬底；隔离层，位于所述衬底上方；鳍元件，位于所述器件区域中，其中，所述鳍元件从所述衬底垂直地延伸且穿过所述隔离层，以及在所述沟道区域和所述S/D区域中水平地延伸；以及栅极堆叠件，接合位于所述沟道区域中的所述鳍元件，其中，位于所述器件区域中的所述隔离层低于位于所述非器件区域中的所述隔离层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1A、图1B、图1C和图1D是根据本发明的各个方面的形成半导体器件的方法的流程图。

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N、图2O和图2P是根据一个实施例的根据图1A至图1D的方法的各个制造阶段的半导体器件的部分的立体图。

图3A、图3B、图3C、图3D、图3E和图3F是根据另一实施例的根据图1A至图1D的方法的各个制造阶段的半导体器件的部分的立体图。

图4是根据一个实施例的用图1A至图1D的方法制造的半导体器件的部分的立体图。

图5A和图5B是根据一个实施例的用图1A至图1D的方法制造的半导体器件的部分的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

本发明大体地涉及用于半导体器件制造的方法，且更具体地涉及使用替代栅极工艺形成FinFET的方法。在通常的FinFET替代栅极工艺中，通过图案化和清洗工艺在衬底上方形成多个鳍。然后，伪栅极形成在衬底上方且接合(engaging)多个鳍。在诸如形成掺杂的源极/漏极(S/D)部件的一些制造步骤之后，用包括金属层的实际栅极替代伪栅极。用这样的替代栅极工艺的一个问题是在伪栅极的形成之前，通过一个或多个清洗工艺留下多个鳍自立在衬底上。一个或多个清洗工艺可以包括利用具有高表面张力的溶剂的湿清洗工艺和接下来的离心烘燥工艺。由于缺乏支撑和保护，在一个或多个清洗工艺期间，自立的鳍可以弯曲或塌缩。对具有高高宽比(例如，大于9的高宽比)的鳍，问题更严重。本发明的实施例提供了对上述问题的解决方案。尽管本发明讨论了关于FinFET的实施例，发明概念可以应用于其他类型的器件，包括诸如具有纳米线沟道的水平全环栅器件的多栅极器件的其他类型。受益于本发明的各方面，本领域普通技术人员可以认识到半导体器件的其他实例。

图1A、图1B、图1C和图1D示出了根据本发明的各个方面的使用替代栅极工艺形成半导体器件100的方法10的流程图。方法10仅为实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可以在方法10之前、期间和之后提供附加的操作，并且对于方法的附加的实施例，可以代替、消除或移动描述的一些操作。结合图2A至图2P和图3A至图3F在下面描述方法10，图2A至图2P和图3A至图3F示出了制造的中间阶段中的半导体器件100的部分的立体图。

在操作12中，方法10(图1A)接收衬底102。参照图2A，在实施例中，衬底102可以是诸如硅晶圆的半导体衬底。衬底102还可以包括诸如锗的其他半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。此外，衬底102可以可选地包括外延层，衬底102可以是应变的以增强性能，该衬底102可以包括绝缘体上硅结构和/或具有其他合适的增强部件。

在操作14中，方法10(图1A)蚀刻衬底102以在其中形成沟槽104。参照图2B，去除衬底102的部分以形成沟槽104，并且因此，利用衬底102的剩余部分形成一个或多个鳍106。一个或多个鳍106从衬底102的底部部分延伸，并且插入沟槽104。在实施例中，操作14包括图案化工艺。例如，图案化工艺通过光刻工艺在衬底102上方形成掩蔽元件。光刻工艺可以包括在衬底102上方形成光刻胶(或抗蚀剂)，从顶视图将光刻胶曝露于限定用于鳍106(或沟槽104)的形状的图案，实施曝光后烘烤工艺，以及显影光刻胶以形成掩蔽元件。操作14还包括蚀刻工艺，其中，通过掩蔽元件蚀刻衬底102以形成沟槽104。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻和其他合适的蚀刻技术。例如，干蚀刻工艺可执行含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr和/或CHBR₃)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO₃)和/或醋酸(CH₃COOH)的溶液；或其他合适的湿蚀刻剂。一个或多个蚀刻工艺在衬底102中形成沟槽104，留下衬底102的未蚀刻的部分作为鳍106。例如，随后通过剥离工艺去除掩蔽元件。在实施例中，鳍106具有高的高宽比，该高宽比是鳍106的高度(沿着“z”方向)和宽度(沿着“x”方向)之间的比率。例如，鳍106的高宽比可以超过9。

在操作16中，方法10(图1A)用隔离层108填充沟槽104。参照图2C，隔离层108包括诸如氧化硅的介电材料，该介电材料将鳍106彼此电隔离。可以通过化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、物理汽相沉积(PVD)、热氧化或其他技术形成隔离层108。在实施例中，在沉积隔离层108之后，实施化学机械平坦化(CMP)工艺以平坦化隔离层108的顶面并且暴露鳍106的顶面。结果，隔离层108的顶面和鳍106的顶面共平面。

在操作18中，方法10(图1A)可选地使鳍106凹进且生长一个或多个外延层作为鳍106的上部。这可以涉及如图2D和图2E所示的多个步骤。参照图2D，在选择性的蚀刻工艺中蚀刻器件100，其中，蚀刻鳍106而隔离层108基本上保持不变。结果，在器件100中形成沟槽110。隔离层108的各个部分用作沟槽110的侧壁。鳍106的剩余部分标记为106a，其作为沟槽110的底面。蚀刻工艺可以包括干蚀刻、湿蚀刻或其他蚀刻技术。

参照图2E，在原始鳍106a的顶上的沟槽110中生长外延部件106b和106c。部件106b和106c以及原始鳍106a组成用于随后制造阶段的鳍106。在实施例中，部件106b可以包括一个或多个半导体层，该半导体层的每层可以通过分子束外延(MBE)工艺、诸如金属有机CVD(MOCVD)工艺的化学汽相沉积(CVD)工艺和/或其他合适的外延生长工艺生长。部件106b的每个半导体层可以包括硅、锗、化合物半导体或合金半导体，并且可以是被掺杂的或未掺杂的。部件106c是本实施例中的外延硬掩模层，并且可以在可选实施例中省略。部件106c的蚀刻速率比部件106b的蚀刻速率慢，且部件106c在随后工艺中能够保护部件106b的半导体层。在实施例中，在生长外延部件106b和106c之后，实施CMP工艺以平坦化隔离层108和部件106c/106b的顶面。操作18是可选的，在可选实施例中，不实施图2D和图2E中示出的步骤。

在操作20中，方法10(图1A)在隔离层108和鳍106上方沉积介电层112。参照图2F，介电层112可以包括诸如原硅酸四乙酯氧化物，未掺杂的硅酸盐玻璃，或掺杂的氧化硅(诸如硼磷硅酸盐玻璃、熔融石英玻璃、磷硅酸盐玻璃、硼掺杂的硅玻璃)和/或其他合适的介电材料的材料。可以通过PECVD工艺或其他合适的沉积技术来沉积介电层112。在实施例中，在随后的制造阶段将完全地去除介电层112。因此，介电层112还称为伪介电层112。

在操作22中，方法10(图1A)在介电层112中形成沟槽114。参照图2G，在器件100的沟道区域116上方形成沟槽114。沟道区域116对应于晶体管沟道的将要形成栅电极的区域。在实施例中，操作22包括光刻工艺和蚀刻工艺。例如，光刻工艺在介电层112上方形成掩蔽元件。然后，使用干蚀刻工艺或湿蚀刻工艺通过掩蔽元件蚀刻介电层112以选择性地去除介电层112的材料而不去除隔离层108和鳍106。结果，通过沟槽114暴露隔离层108和鳍106的顶面。随后，可以去除掩蔽元件。

在操作24中，方法10(图1A)通过沟槽114蚀刻隔离层108以暴露鳍106的上部。参照图2H，沟槽114延伸至隔离层108内，以使鳍106的上部到达期望的高度FH。此外，在蚀刻期间，在沟道区域116中去除外延部件106c(图2E)。在实施例中，蚀刻工艺是调节的干蚀刻工艺以选择性地去除隔离层108，而介电层112和鳍106(至少部件106b和106a)基本上保持不变。在实施例中，例如，可以使用湿清洗溶液和接下来的离心烘燥工艺清洗鳍106。由于鳍106由在各个部分的隔离层108支撑，相对于传统的替代栅极工艺，鳍106不遭受如之前论述的弯曲或塌缩的问题。在实施例中，鳍106的上部可以被钝化以形成较薄的钝化层。

在操作26中，方法10(图1A)在沟槽114中形成伪栅极117(见图2L和图3C)并且接合鳍106的上部。在操作28中，方法10(图1A)从器件100(或至少从器件100的S/D区域)去除介电层112。在各个实施例中，可以以不同的顺序执行操作26和28。操作26还涉及多个步骤。接下来，使用本发明的两个实施例讨论操作26和28。结合图2I至图2M，在图1C中示出第一个实施例。结合图3A至图3C，在图1D中示出第二个实施例。本领域普通技术人员可以从本发明的方面认识到其他实施例。

在第一实施例中，操作26接着操作24且包括操作50、52、54和56(图1C)。在操作50中，方法10(图1C)在第二沟槽114中的鳍106上方形成氧化物或氮化物层(例如，氧化硅、氮化硅或氮氧化硅)。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成氧化物或氮化物层。在实施例中，氧化物或氮化物层是薄的且共形的层。

在操作52中，方法10(图1A)用多晶硅层118填充沟槽114。参照图2I，在鳍106的上部上方的氧化物或氮化物层(未示出)上方的沟槽114中沉积多晶硅层118。图2I还示出多晶硅层118过填充沟槽114并且设置在介电层112的顶面上方。在实施例中，通过低压化学汽相沉积(LPCVD)、等离子体增强CVD(PECVD)或其他合适的沉积工艺形成多晶硅层118。

在操作54中，方法10(图1C)使多晶硅层118部分地凹进至沟槽114内。参照图2J，凹进的多晶硅层118使得多晶硅层118的顶面118'位于介电层112的顶面112'下方，但是位于隔离层108的顶面108'之上。在实施例中，沟槽114的深度(沿着“z”方向从118'至112')是伪栅极117的高度的约三分之一(见图2L)。在本实施例中，该深度由用于操作54中的蚀刻工艺的计时器控制。

在操作56中，方法10(图1C)在沟槽114中形成硬掩模层120。参照图2K，硬掩模层120沉积在器件100上方作为毯式层且过填充沟槽114。在实施例中，硬掩模层120相对于介电层112和/或隔离层108提供蚀刻选择性。在实施例中，硬掩模层120包括氮化物，诸如氮化硅、氮氧化硅和硅氧碳氮化物。在可选实施例中，硬掩模层120包括合适于硬掩模目的的其他类型的介电层，诸如氧化硅。可以通过化学氧化、热氧化、ALD、CVD和/或其他合适的技术形成硬掩模层120。参照图2L，实施CMP工艺以去除沟槽114外部的硬掩模层120并且平坦化器件100的顶面。如图2L所示，在本实施例中，伪栅极117包括硬掩模层120、多晶硅层118和位于多晶硅层118下面的氧化物或氮化物层(未示出)。

接着操作56，方法10(图1C)去除操作28中的介电层112。参照图2L和图2M，从器件100的至少源极/漏极(S/D)区域122去除介电层112。可以通过调节的蚀刻工艺以选择性地去除介电层112而伪栅极117、隔离层108和鳍106基本上保持不变来去除介电层112。

在第二实施例中，操作26接着操作28且包括操作60和62(图1D)。参照图2H和图3A，从器件100的至少S/D区域122去除介电层112，而通过沟槽114仍然暴露鳍106的上部。可以通过调节的蚀刻工艺以选择性地去除介电层112而隔离层108和鳍106基本上保持不变来去除介电层112。随后，可以清洗鳍106的上部。

在操作60中，方法10(图1D)在沟槽114中形成硬掩模层123。参照图3B，硬掩模层123沉积在隔离层108上方且接合鳍106的上部。在本实施例中，硬掩模层123过填充沟槽114并且设置在隔离层108的顶面上方。在实施例中，硬掩模层123相对于隔离层108提供蚀刻选择性。在实施例中，硬掩模层123包括氮化物，诸如氮化硅、氮氧化硅和硅氧碳氮化物。在可选实施例中，硬掩模层123包括合适于硬掩模目的的其他类型的介电层，诸如氧化硅。可以通过化学氧化、热氧化、ALD、CVD和/或其他合适的技术形成硬掩模层123。在操作62中，方法10(图1D)实施CMP工艺以去除沟槽114外部的硬掩模层123并且平坦化器件100(图3C)的顶面。如图3C所示，在本实施例中，伪栅极117包括硬掩模层123。

在操作30中，方法10(图1B)使位于S/D区域122中的隔离层108凹进。参照图2M至图2N和图3C至图3D，当伪栅极117覆盖沟道区域116中的鳍106时，蚀刻位于S/D区域122中的隔离层108。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺或其他合适的蚀刻技术。调节蚀刻工艺以选择性地去除隔离层108而伪栅极117和鳍106基本上保持不变。在本实施例中，当蚀刻隔离层108时，外延部件106c保护鳍106的其他层。随后地，在另一蚀刻工艺(图2O和图3E)中去除外延部件106c，暴露外延部件106b以用于随后的制造阶段。在蚀刻隔离层108和外延部件106c之后，鳍106可以经历各种清洗和干燥工艺。例如，可以使用湿清洗溶液清洗鳍106并且然后使用离心烘燥工艺对其干燥。由于鳍106由伪栅极117支撑，因此鳍106不遭受本发明之前讨论的弯曲和塌缩。实际上，贯穿在沟槽和S/D区域中的鳍106的形成，鳍106由隔离层108(图2H和3A)或伪栅极117(图2N至图2O和图3D至图3E)支撑。与现有的替代栅极工艺相比，这有利地改善了鳍106的质量。

此外，在本发明的实施例中，分别地蚀刻位于沟道区域116和S/D区域122中的隔离层108。例如，在操作24中蚀刻沟道区域116的隔离层108(图1A和图2H)和在操作30中蚀刻S/D区域122中的隔离层108(图1B、图2N和图3D)。更进一步，在本发明的实施例中，分别蚀刻在S/D区域122中的隔离层108以用于P型晶体管和用于N型晶体管。例如，为可以掩蔽在用于P型晶体管的区域中的器件100，而蚀刻在用于N型晶体管的S/D区域122中的隔离层108，并且反之亦然。蚀刻在选择性的区域中(沟道区域或S/D区域，用于P型晶体管或N型晶体管)的隔离层108的能力为制造工艺提供了灵活性且为器件100提供了许多好处，这将在稍后的部分中结合图4、图5A和图5B进行讨论。

在操作32中，方法10(图1B)在伪栅极(图2P)的侧壁上可选地形成栅极间隔件124。例如，当伪栅极117包括多晶硅层118时，栅极间隔件可以形成在伪栅极117的侧壁上以在各种蚀刻工艺期间保护伪栅极117。在一个实例中，蚀刻S/D区域中的鳍以形成随后生长外延S/D部件的凹槽。多晶硅层118相对于鳍106可能没有足够的蚀刻选择性。在这样的情况下，在鳍106的蚀刻期间，栅极间隔件124(例如，氮化物)可以用作用于多晶硅层118的保护壁。在实施例中，栅极间隔件124可以包括氮化硅且可以由沉积和各向异性蚀刻(例如，干蚀刻)工艺形成。在实施例中，在操作30期间，在S/D区域中蚀刻隔离层108可以深于在沟道区域116中蚀刻隔离层108。本实施例更进一步地，与伪栅极117相比，栅极间隔件124在隔离层108内延伸更深。当在稍后的步骤中伪栅极117被金属栅极替代时，和与伪栅极117具有相同深度的栅极间隔件相比，栅极间隔件124可以更有效地防止金属栅极的金属材料侵入至S/D区域122内。

在操作34中，方法10(图1B)在S/D区域122中的鳍106上方形成S/D部件125。参照图3F，可以通过一个或多个外延生长工艺来形成S/D部件125。S/D部件125可以包括一种或多种半导体材料且可以是重掺杂的以用于减小S/D接触阻抗。此外，方法10可以形成S/D部件125以分别用于P型晶体管和N型晶体管。在实施例中，在生长S/D部件125之前可以使鳍106凹进。

在形成S/D部件125之后，方法10可以形成接触蚀刻停止(CES)层，以覆盖器件100的各个部分且在CES层上方形成层间介电(ILD)层。CES层可以包括诸如氮化硅、氧化硅、氮氧化硅和/或其他材料的介电材料。可以通过ALD、PECVD或其他合适的沉积或氧化工艺形成CES层。ILD层可以包括诸如原硅酸四乙酯氧化物，未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃、熔融石英玻璃、磷硅酸盐玻璃、硼掺杂的硅玻璃)，和/或其他合适的介电材料的材料。可以通过PECVD工艺、可流动CVD(FCVD)工艺或其他合适的沉积技术沉积ILD层。

在操作36中，方法10(图1B)用最终栅极堆叠件替代伪栅极117。在实施例中，最终栅极堆叠件包括一个或多个金属层，并且因此称为金属栅极。例如，操作36可以使用一种或多个蚀刻工艺和清洗工艺去除伪栅极117以在器件110中形成沟槽。沟槽暴露在沟道区域116中的鳍106的上部(见图2H和图3A)。然后，金属栅极的层沉积在沟槽中且接合鳍106的上部。在实例中，金属栅极包括界面层、栅极介电层、功函金属层和金属填充层。界面层可以包括诸如氧化硅层(SiO₂)或氮氧化硅(SiON)的介电材料并且可以通过化学氧化、热氧化、ALD、CVD和/或其他合适的技术形成。栅极介电层可以包括诸如氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化镧(La₂O₃)、氧化钛(TiO₂)、氧化钇(Y₂O₃)、钛酸锶(SrTiO₃)、其他合适的金属氧化物或它们的组合的高k介电层。可以通过ALD和/或其他合适的方法形成栅极介电层。功函金属层可以是p型或n型功函层。p型功函层可以包括碳化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合。n型功函层可以包括钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)或它们的组合。功函金属层可以包括多个层并且可以通过CVD、PVD和/或其他合适的工艺沉积。金属填充层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料。可以通过CVD、PVD、镀和/或其他合适的工艺形成金属填充层。

在操作38中，方法10(图1B)继续进一步步骤以制造器件100。例如，操作38可以形成电接触S/D部件125的S/D接触件，形成电接触金属栅极的栅极接触件，以及形成连接器件100的各个有源(例如，晶体管)或无源器件(例如，电阻器)的金属互连件以形成完整的IC。

图4示出了使用方法10的实施例制造的半导体器件200。参照图4，器件200包括器件区域126和非器件区域128。在器件区域126中，但是不在非器件区域128中形成晶体管。器件200的许多方面与器件100相同或相似。例如，器件200包括衬底102、鳍106、隔离层108和鳍106上方的S/D部件125。在器件区域126中，鳍106从衬底102垂直地延伸(沿“z”方向)并且穿过隔离层108，以及水平地(在“x-y”平面中，沿“y”方向)穿过器件200的沟道区域116和两个S/D区域122。可以是金属栅极的栅极堆叠件130接合沟道区域116中的鳍106。图4还示出了在器件区域126中的隔离层108低于在非器件区域128中的隔离层108。这可以从操作24和30得出(图1A和图1B)，其中，隔离层108在器件200的沟道和S/D区域中蚀刻得更深且在非器件区域128中蚀刻得更浅或不被蚀刻。图4还示出了在隔离层108上方形成CES层132且在CES层132上方形成ILD层134。

图5A和图5B示出了包括P型FINFET 300P和N型FINFET 300N的另一器件300。P型FINFET 300P和N型FINFET 300N可以是器件200(图4)的实施例。在图5A中，为了比较的目的，并排地放置沿图4的“1—1”线在各自的沟道区域116中的P型FINFET 300P和N型FINFET 300N的截面图。在图5B中，为了比较的目的，并排地放置沿图4的“2—2”线在各自的S/D区域122中的P型FINFET 300P和N型FINFET 300N的截面图。

参照图5A，P型FINFET 300P形成在P型器件区域126P中且包括P型鳍106P，N型FINFET 300N形成在N型器件区域126N中且包括N型鳍106N。P型器件区域126P和N型器件区域126N由一个或多个非器件区域128分开。鳍106P和106N在各自的沟道区域中具有相同的鳍高度FH。在实施例中，鳍高度FH为50纳米或更高。此外，隔离层108在区域126P、126N和128中具有相同的高度。

参照图5B，隔离层108在区域126P、126N和128中具有不同的高度，这可以从操作30(图1B)得到。隔离层108在非器件区域128中比在器件区域126P和126N中高。相应地，P型FINFET 300P的S/D部件125P和N型FINFET 300N的S/D部件125N可以分别地生长至不同的高度，SHP和SHN。分别地调节用于P型和N型晶体管的S/D部件的能力使电流能够传播测定的鳍高度。

尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，在替代栅极工艺中，在鳍(沟道和S/D)的形成期间，支撑和保护半导体鳍。这防止半导体鳍受到弯曲和塌缩，特别是对具有高高宽比的鳍。如另一实例，在器件区域与非器件区域中，以及在P型器件区域与N型器件区域中，可以将鳍隔离层蚀刻至不同的深度。这提供了调节鳍S/D部件的高度的灵活性。

在一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括蚀刻衬底，因此形成由鳍分开的两个第一沟槽；用隔离层填充两个第一沟槽；以及在鳍和隔离层上方沉积介电层。该方法还包括在半导体器件的沟道区域上方的介电层中形成第二沟槽，第二沟槽暴露隔离层。该方法还包括通过第二沟槽蚀刻隔离层，从而暴露半导体器件的沟道区域中的鳍的上部；以及在隔离层上方的第二沟槽中形成伪栅极且伪栅极接合鳍的上部。

在另一示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括蚀刻衬底以形成由鳍插入的第一沟槽；用隔离层填充第一沟槽；在鳍和隔离层上方沉积介电层；以及蚀刻介电层，从而在半导体器件的沟道区域上方的介电层中形成第二沟槽。第二沟槽暴露隔离层。该方法还包括通过第二沟槽蚀刻隔离层，从而暴露在半导体器件的沟道区域中的鳍的上部。该方法还包括在隔离层上方的第二沟槽中形成伪栅极，伪栅极接合鳍的上部。该方法还包括去除介电层和使半导体器件的源极/漏极区域中的隔离层凹进，而伪栅极覆盖半导体器件的沟道区域。

在又另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括器件区域和非器件区域。器件区域包括用于晶体管的沟道区域和源极/漏极(S/D)区域。半导体器件包括衬底、衬底上方的隔离层、以及器件区域中的鳍元件。鳍元件从衬底垂直地延伸且穿过隔离层，以及在沟道和S/D区域中水平地延伸。半导体器件还包括接合在沟道区域中的鳍元件的栅极堆叠件。在器件区域中的隔离层低于在非器件区域中的隔离层。

根据本发明的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：蚀刻衬底，从而形成由鳍分开的两个第一沟槽；用隔离层填充所述两个第一沟槽；在所述鳍和所述隔离层上方沉积介电层；在所述介电层中形成位于所述半导体器件的沟道区域上方的第二沟槽，所述第二沟槽暴露所述隔离层；通过所述第二沟槽蚀刻所述隔离层，从而暴露所述鳍的位于所述半导体器件的所述沟道区域中的上部；以及在所述第二沟槽中形成位于所述隔离层上方的伪栅极，以及所述伪栅极接合所述鳍的所述上部。

在上述方法中，还包括，在形成所述伪栅极之后:从所述半导体器件的至少源极/漏极(S/D)区域去除所述介电层；以及蚀刻位于所述半导体器件的所述S/D区域中的所述隔离层。

在上述方法中，形成所述伪栅极包括：用多晶硅层填充所述第二沟槽；使位于所述第二沟槽中的所述多晶硅层凹进，使得所述多晶硅层的顶面位于所述介电层的顶面之下且位于所述隔离层的顶面之上；以及在位于所述第二沟槽中的所述多晶硅层上方形成硬掩模层，其中，所述伪栅极包括所述多晶硅层和所述硬掩模层。

在上述方法中，所述硬掩模层包括氮化物。

在上述方法中，形成所述硬掩模层包括：在所述第二沟槽中和在所述介电层上方沉积所述硬掩模层；以及对所述硬掩模层实施化学机械平坦化(CMP)工艺以暴露所述介电层。

在上述方法中，还包括：从所述半导体器件的至少源极/漏极(S/D)区域去除所述介电层；蚀刻位于所述半导体器件的所述S/D区域中的所述隔离层，从而暴露位于所述半导体器件的所述S/D区域中的所述鳍；以及在所述伪栅极的侧壁上形成栅极间隔件。

在上述方法中，还包括：在形成所述伪栅极之前去除所述介电层，其中，形成所述伪栅极包括：在所述第二沟槽中和在所述隔离层上方沉积硬掩模层；以及对所述硬掩模层实施CMP工艺以暴露所述隔离层，其中，所述伪栅极包括所述硬掩模层的剩余部分。

在上述方法中，所述硬掩模层包括氮化物。

在上述方法中，在沉积所述介电层之前：使所述鳍凹进，从而形成第三沟槽，其中所述隔离层为所述第三沟槽的侧壁；以及在所述第三沟槽中外延生长一个或多个半导体层，其中，所述鳍的所述上部包括所述一个或多个半导体层。

在上述方法中，还包括：用金属栅极替代所述伪栅极。

根据本发明的另一实施例，还提供了一种形成半导体器件的方法，所述方法包括：蚀刻衬底以形成由鳍插入的第一沟槽；用隔离层填充所述第一沟槽在所述鳍和所述隔离层上方沉积介电层；蚀刻所述介电层，从而在所述介电层中形成位于所述半导体器件的沟道区域上方的第二沟槽，所述第二沟槽暴露所述隔离层；通过所述第二沟槽蚀刻所述隔离层，从而暴露所述鳍的位于所述半导体器件的所述沟道区域中的上部；在所述第二沟槽中形成位于所述隔离层上方的伪栅极，所述伪栅极接合所述鳍的所述上部；去除所述介电层；以及使位于所述半导体器件的源极/漏极区域中的所述隔离层凹进，而所述伪栅极覆盖所述半导体器件的所述沟道区域。

在上述方法中，形成所述伪栅极包括：用多晶硅层填充所述第二沟槽；使位于所述第二沟槽中的所述多晶硅层凹进，从而使得所述多晶硅层的顶面位于所述介电层的顶面之下且位于所述隔离层的顶面之上；以及在位于所述第二沟槽中的所述多晶硅层上方形成硬掩模层，其中，所述伪栅极包括所述多晶硅层和所述硬掩模层。

在上述方法中，所述硬掩模层包括氮化物。

在上述方法中，还包括：在所述伪栅极的侧壁上形成栅极间隔件。

在上述方法中，在去除所述介电层之后实施所述伪栅极的形成，并且其中，所述伪栅极的形成包括：在所述第二沟槽中和在所述隔离层上方沉积氮化物层；以及对所述氮化物层实施化学机械平坦化(CMP)工艺以暴露所述隔离层，其中，所述伪栅极包括所述氮化物层的剩余部分。

在上述方法中，还包括：用最终栅极替代所述伪栅极。

在上述方法中，还包括，在沉积所述介电层之前：使所述鳍凹进，从而形成第三沟槽，其中所述隔离层为所述第三沟槽的侧壁；以及在所述第三沟槽中外延生长一个或多个半导体层，其中，所述鳍的所述上部包括所述一个或多个半导体层。

根据本发明的又一实施例，还提供了一种具有器件区域和非器件区域的半导体器件，所述器件区域包括用于晶体管的沟道区域和源极/漏极(S/D)区域，所述半导体器件包括：衬底；隔离层，位于所述衬底上方；鳍元件，位于所述器件区域中，其中，所述鳍元件从所述衬底垂直地延伸且穿过所述隔离层，以及在所述沟道区域和所述S/D区域中水平地延伸；以及栅极堆叠件，接合位于所述沟道区域中的所述鳍元件，其中，位于所述器件区域中的所述隔离层低于位于所述非器件区域中的所述隔离层。

在上述半导体器件中，位于所述S/D区域中的所述隔离层低于位于所述沟道区域中的所述隔离层。

在上述半导体器件中，还包括：另一鳍元件，位于所述器件区域中，中，所述另一鳍元件从所述衬底垂直地延伸且穿过所述隔离层，以及穿过所述沟道区域和所述S/D区域水平地延伸；以及另一栅极堆叠件，接合位于所述沟道区域中的所述另一鳍元件，其中：所述鳍元件和所述栅极堆叠件是P型晶体管的部分；所述另一鳍元件和所述另一栅极堆叠件是N型晶体管的部分；以及所述隔离层在用于所述P型晶体管的所述S/D区域中和在用于所述N型晶体管的所述S/D区域中具有不同的厚度。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替代以及改变。