用于减小开关功率损耗的方法和结构与流程

本申请要求于2015年8月31日提交的临时U.S.专利申请第62/212318号的权益，通过引用将该专利申请作为一个整体结合在此。

附图说明

图1是电气系统的实施方式的框图；

图2是描绘复合晶体管的实施方式的示意性电路图；

图3是描绘具有相对较厚的栅极绝缘体的MOSFET的实施方式的剖面；

图4是复合MOSFET的实施方式的平面图；

图5是描绘具有相对较薄的绝缘体的MOSFET的实施方式的剖面；

图6图解了根据本教导一个或多个实施方式的制造复合MOSFET的方法的实施方式。

应当注意，附图的一些细节已被简化，绘出这些附图是为了便于理解本发明的实施方式，而不是保持严格的结构精度、细节和比例。还应当注意，因为半导体装置设计和制造的一般方法是已知的，所以未图解出所有的半导体装置结构元件和制造步骤。还应当注意，因为电压转换器的一般设计是已知的，所以未图解出与电压转换器有关的所有细节。

现在将详细参照本教导的实施方式(示例性实施方式)，附图中图解了这些实施方式的一些例子。将尽可能在整个附图中使用相同的参考数字表示相同或相似的部分。

具体实施方式

实施方式一般涉及并联的一对横向晶体管(lateral transistor)，例如金属氧化物半导体场效应晶体管(MOSFET)，其还将被称作“复合晶体管或MOSFET”。复合晶体管能够用在电压转换器中。在一个实施方式中，复合晶体管形成在单个集成电路(“IC”)上。

图1图解了示例性的电气系统100，电气系统100包括负载和电源102，负载例如为处理系统116，电源102包括电压转换器，例如DC-DC电压转换器104。处理器118能够通过数据总线150电耦接至电压转换器、与电压转换器通信、和/或控制电压转换器。该电气系统100可以是涉及以下方面的装置：电通信、汽车、半导体测试和制造设备、消费电子产品、或者任何虚拟的消费者、工业电子设备或其他设备。

电源102可以是AC-DC电源、或者被电池供电的DC电源。在一个实施方式中，处理系统116可包括彼此耦接的处理器118和存储器120。在另一个实施方式中，处理器118可以是一个或多个微处理器、微控制器、嵌入式处理器、数字信号处理器、或者前述处理器中的两个或更多个的组合。存储器120可以是一个或多个易失性存储器(volatile memory)和/或非易失性存储器，诸如静态随机存取存储器、动态随机存取存储器、只读存储器、闪存、或者前述存储器中的两个或更多个的组合。DC-DC电压转换器104给处理系统116提供比诸如低压降稳压器(low drop out regulator)之类的其他电源提供的电压更精确的电压。

在一个实施方式中，DC-DC电压转换器104包括脉宽调制(“PWM”)控制器和驱动器106；功率晶体管108A、108B，例如上部MOSFET和下部MOSFET；以及输出滤波器110。PWM控制器和驱动器106使上部功率晶体管108A和下部功率晶体管108B交替导通和截止。在一个实施方式中，PWM控制器和驱动器106可包括死区时间控制(dead timecontrol)。如下面更详细描述的，下部功率晶体管108B有利地由复合晶体管制造。输出滤波器110可包括串联电感器112和分路电容器(shuntcapacitor)114。

在一个实施方式中，PWM控制器和驱动器106被制造在单个IC上。或者，形成PWM控制器和驱动器106的PWM控制器106a(PWM)和驱动器106b可单独形成，例如被制造在单独的IC上。在其他实施方式中，上部功率晶体管108A和下部功率晶体管108B可被制造在单个IC上。在又一实施方式中，上部功率晶体管108A和下部功率晶体管108B可被制造在与PWM控制器和驱动器106相同的IC上，或者被制造在与驱动器106b相同的IC上。

MOSFET具有通过MOSFET的漂移区与体区(body region)之间的PN结形成的体二极管。当上部MOSFET和下部MOSFET截止时，下部MOSFET的体二极管被正向偏压并且在体二极管中存储反向恢复电荷。当上部MOSFET导通时，体二极管被反向偏压，并且反向恢复电荷流过这两个MOSFET的体二极管。这两个MOSFET不希望地消耗了显著的功率。这种功率消耗降低了DC-DC电压转换器的效率。因此，希望减少这种功率损耗。

通过在这两个MOSFET截止时减小正向传导期间下部MOSFET的源极-漏极电压，能够实质减少反向恢复电荷。图2显示了实质消除由于反向恢复电荷导致的损耗的电路的一个实施方式的示意性代表图。该电路在此被称为“复合MOSFET”200，在一个实施方式中该电路包括两个N型MOSFET晶体管202A和202B。MOSFET 202A具有比MOSFET 202B的栅极绝缘体厚的栅极绝缘体。

栅极绝缘体通常为诸如铝氧化物之类的氧化物。因而，随后举例说明使用栅极氧化物的实施方式。然而，由于可代替该氧化物使用其他合适的绝缘体，所以本发明不限于栅极氧化物。

因而，MOSFET 202A被称为“具有相对较厚的栅极氧化物的MOSFET”。MOSFET 202B在此被称为“具有相对较薄的栅极氧化物的MOSFET”。具有相对较厚的栅极氧化物的MOSFET 202A具有比具有相对较薄的栅极氧化物的MOSFET 202B的阈值电压大的阈值电压Vt。

具有相对较厚的栅极氧化物的MOSFET 202A(高Vt MOSFET)具有栅极212A、漏极206A和源极208A。具有相对较薄的栅极氧化物的MOSFET 202B(低Vt MOSFET)也具有栅极212B、漏极206B和源极208B。具有相对较厚的栅极氧化物的MOSFET 202A和具有相对较薄的栅极氧化物的MOSFET 202B并联耦接，漏极206A、206B和源极208A、208B分别彼此耦接。这些并联的或分路的MOSFET 202A、202B形成所示的复合MOSFET 200。

如随后图4中所示的，在一个实施方式中，低Vt MOSFET 202B的栅极宽度小于具有相对较厚的栅极氧化物的MOSFET 202A的栅极宽度。低Vt MOSFET 202B的栅极212B耦接至这两个MOSFET的源极208A、208B。在一个实施方式中，栅极212B和源极208A、208B通过互连部292耦接。互连部292的例子可以是通过过孔(via hole)分别耦接至装置端子的金属导体和/或连接至装置端子的多晶硅；可通过半导体制造工艺的金属层面(metal level)、过孔和多晶硅形成步骤来形成这种互连部292。此外，因为现代的半导体制造工艺具有两个栅极氧化物(较厚的和较薄的)，以分别制备高电压晶体管和低电压晶体管，即具有相对较高的阈值电压的晶体管和相对较低的阈值电压的晶体管，所以前述的复合MOSFET 200可很容易制备。

当复合MOSFET 200被用作图1的电路中的下部功率晶体管108B时，在具有相对较厚的栅极氧化物的MOSFET 202A的反向二极管恢复期间，低Vt MOSFET 202B导通。于是，具有相对较厚的栅极氧化物的MOSFET202A具有为零或几乎为零的漏极-源极电压，从而消除或实质消除了反向恢复电流以及相应的反向恢复功率损耗。因而，相应增加了DC-DC转换器效率。

横向MOSFET，例如横向功率MOSFET具有栅极、漏极和源极，栅极、漏极和源极的表面实质为共面的并且与其上构造有栅极、漏极和源极的基板(例如半导体晶片)的至少一个表面平行。由于该原因，横向MOSFET可很容易形成在IC中。因为在与驱动器106b或PWM控制器和驱动器106相同的IC上形成MOSFET不怎么昂贵，所以还可期望减小由于横向功率MOSFET中的反向恢复电荷导致的损耗。

图3图解了具有相对较厚的氧化物315的横向MOSFET 300的剖面的一个实施方式，横向MOSFET 300被配置为用在诸如图2的复合MOSFET220之类的复合MOSFET或图1的下部功率晶体管108B中。所示的横向MOSFET 300形成在基板302，例如半导体基板中，基板302具有工作表面342和相对表面344。(基板的侧面365a、365b不被认为是表面)。在一个实施方式中，基板302是P型掺杂的。在另一个实施方式中，基板是诸如蓝宝石之类的绝缘体并且半导体材料可形成在基板上或上方。

N型漂移区304形成在基板302中。所示的横向MOSFET 300进一步包括N型源极308、N型漏极306、P型体区313、P型沟道307、与P型沟道307重叠的相对较厚的栅极氧化物315、以及位于相对较厚的栅极氧化物315和P型沟道307之上的栅极312A。体区313形成在漂移区304上方。沟道307形成在体区313上方。在一个实施方式中，漏极306、源极308和沟道307在基板302中位于漂移区304上方且位于工作表面342下方。在另一个实施方式中，漏极306和源极308比漂移区304更高地被掺杂。在又一实施方式中，通过掺杂的多晶硅(例如栅极多晶硅)形成栅极312A。在另一个实施方式中，相对较厚的栅极氧化物315与沟道307和源极308二者重叠。

然而，DC-DC电压转换器104中使用的MOSFET可在设计上更复杂。如上所述，具有相反掺杂类型的P型体区313和漂移区304形成体二极管309。

例如当横向MOSFET 300用在诸如DC-DC电压转换器104之类的电路中时，为了确保体二极管309被控制的效果，P型体区313电耦接至源极308。在所示的实施方式中，高掺杂的P型体接触部311提供了到P型体区313的低电阻通路。高掺杂的P型体接触部311和源极308形成接触区域346。位于源极308和高掺杂的P型体接触部311上的第一硅化部(silicidation)334提供了这些元件之间的电连接。在又一个实施方式中，第二硅化部332形成在漏极306之上。硅化部例如可通过硅化钛、硅化钨、硅化铂或硅化钴形成。

此外，在另一个实施方式中，横向MOSFET 300的设计包括被N型掺杂的(位于栅极312A下方且邻近于沟道307的)聚积区320。聚积区320收集流过沟道307的电荷。聚积区320的尺寸被设计成提供适当的横向MOSFET 300性能，例如击穿电压(breakdown voltage)、最大电流和寄生电阻。

在又一个实施方式中，横向MOSFET 300在N型漂移区304中在聚积区320与漏极306之间包括隔离区328。在又一个实施方式中，相对较厚的栅极氧化物315在隔离区328之上延伸。隔离区328可通过浅沟道隔离(“STI”)或硅的局部氧化(“LOCOS”)形成。在再一个实施方式中，在隔离区328之上沉积例如通过掺杂的多晶硅形成的场板(field plate)318。在一个实施方式中，场板318耦接至电气节点。在另一个实施方式中，场板318例如通过掺杂的多晶硅(其还被称为源极多晶硅)电耦接至一节点，所述节点为N型源极308。隔离区328和场板318用来增加横向MOSFET 300击穿电压，隔离区328和场板318的尺寸被设计成提供合适的击穿电压。

在一个实施方式中，相对较厚的栅极氧化物315在沟道307、聚积区320和隔离区328之上延伸；相对较厚的栅极氧化物315给隔离区328增加了另外的绝缘体层。在另一个实施方式中，栅极312A和相对较厚的栅极氧化物315还在漏极306之上部分地延伸。在又一个实施方式中，栅极312A和相对较厚的栅极氧化物315在聚积区320之上延伸。在又一个实施方式中，栅极312A在位于隔离区328之上的相对较厚的栅极氧化物315的一部分之上延伸。

图4图解了复合MOSFET 400的一个实施方式的自上而下观看的示例图(不包括硅化部)。具有相对较厚的栅极氧化物315的第一MOSFET402A(由402A和402A’标记的边界限定)和具有相对较薄的栅极氧化物的第二MOSFET 402B(由402B和402B’标记的边界限定)共享源极308、体接触部311、漏极306、沟道307、聚积区320和隔离区328。第一MOSFET 402A在第一MOSFET 402A的栅极412A下方具有第一沟道部分307a和第一聚积区部分320a。第二MOSFET 402B在第二MOSFET 402B的栅极412B下方具有第二沟道部分307b和第二聚积区部分320b。MOSFET402A、402B二者具有通过源极多晶硅的单独区域形成的场板318。第一MOSFET 402A具有沉积在下部的较大矩形区域415A中的相对较厚的栅极氧化物315。第二MOSFET 402B具有位于上部的较小矩形区域415B内的相对较薄的栅极氧化物。在一个实施方式中，相对较厚的栅极氧化物315具有120埃到180埃之间的厚度。在另一个实施方式中，相对较薄的栅极氧化物具有25埃到45埃之间的厚度。在又一个实施方式中，相对较厚的栅极氧化物的厚度与相对较薄的栅极氧化物的厚度的比率可在2到10之间。在另一个实施方式中，第一MOSFET的宽度402A’和第二MOSFET的宽度402B’范围从100微米到一千万微米。在一个实施方式中，相对较厚的栅极氧化物315的宽度和相对较薄的栅极氧化物的宽度实质上分别与第一MOSFET的宽度402A’和第二MOSFET的宽度402B’相同。在又一个实施方式中，第二MOSFET的宽度402B’与第一MOSFET的宽度402A’的比率范围在5％和100％之间。在另一个实施方式中，相对较厚的栅极氧化物的宽度与相对较薄的栅极氧化物的宽度的比率在5％和100％之间。

第一MOSFET 402A具有在相对较厚的栅极氧化物315的一部分、源极308的一部分、沟道307的一部分以及聚积区320的一部分之上通过栅极多晶硅形成的栅极412A。第二MOSFET 402B具有在相对较薄的栅极氧化物的一部分、沟道307的一部分、源极308的一部分以及聚积区320的一部分之上通过源极多晶硅形成的栅极412B。源极多晶硅(例如通过如上所述的互连部292)电连接至源极308，并且将第二MOSFET 402B的栅极412B与源极308电耦接。

第一MOSFET 402A和第二MOSFET 402B(以及相应的厚氧化物和薄氧化物、以及栅极多晶硅和源极多晶硅)彼此分离；通过相应制造工艺的设计规则确定最小分离程度。

图5图解了用在复合MOSFET中的具有相对较薄的栅极氧化物515的横向MOSFET 500的剖面的一个实施方式。图5与图3相同，不同之处在于代替相对较厚的栅极氧化物315而形成相对较薄的栅极氧化物515，并且通过源极多晶硅形成栅极312B。

将理解，下面的实施方式描述了复合MOSFET的形成步骤。还将理解，虽然包括一般的制造信息，但半导体制造技术是已知的并且能够加以调整使其适应所使用的具体工艺。

图6图解了用于制造前述复合MOSFET的示例性工艺600。随后的实施方式描述了形成在基板302中的复合MOSFET。

在另一个实施方式中，可在例如包括半导体材料层的基板302上或上方形成复合MOSFET。术语“上”或“上方”不需要元件邻近于基板。对于这种实施方式，下面的描述将被修改为反映出在基板302上或上方的形成步骤。

在框602中，在第二导电类型的基板302中形成第一导电类型的漂移区304。在一个实施方式中，通过基板302的工作表面342划界出漂移区304的一个或多个部分。

在可选的框604中，在基板302中，例如在漂移区304中在沟道307与漏极306之间形成隔离区328。如前面所述，可通过STI或LOCOS形成隔离区328。在一个实施方式中，隔离区328的顶表面与工作表面342、以及沟道307、漏极306和源极308的顶表面为实质上共面的。在又一个实施方式中，隔离区328形成为使得漂移区304的一部分(被称作聚积区320)保留在沟道307与隔离区328之间。在其他实施方式中，聚积区320与漏极306、源极308、沟道307的顶表面以及工作表面342为实质上共面的。

在框606中，在第一MOSFET 402A的包括沟道307的下部矩形区域415A之上形成相对较厚的栅极氧化物315。在一个实施方式中，相对较厚的栅极氧化物315与沟道307和源极308二者重叠。在另一个实施方式中，下部矩形区域415A形成在第一MOSFET 402A中的可选隔离区328的全部部分或者一部分(例如第一部分)之上。在框608中，在第二MOSFET402B的包括沟道307的上部矩形区域415B之上形成薄栅极氧化物515。在一个实施方式中，薄栅极氧化物515与沟道307和源极308二者重叠。在另一个实施方式中，上部矩形区域415B形成在第二MOSFET 402B中的可选隔离区328的全部部分或者一部分(例如第二部分)之上。在又一个实施方式中，隔离区328的第一部分和第二部分实质上彼此邻近。

在框610中，在叠加于沟道307上的相对较厚的栅极氧化物315和薄栅极氧化物515上方形成多晶硅。在一个实施方式中，形成在相对较厚的栅极氧化物315和沟道307之上的多晶硅是栅极多晶硅。在另一个实施方式中，形成在薄栅极氧化物515和沟道307之上的多晶硅是源极多晶硅。在另一个实施方式中，在MOSEFT 402A、402B二者的隔离区328之上形成额外的多晶硅，以生成场板318。

在框612中，利用第二导电类型在第二基板302中，例如在漂移区304中形成体区313和沟道307。在一个实施方式中，可通过第二子框，例如利用更靠近基板302的工作表面342的离子注入(ion implantation)而在体区313之后形成沟道307。

在框613中，利用第二导电类型在基板302中，例如在体区313或漂移区304中形成体接触部311。在一个实施方式中，体接触部311比体区313被更高地掺杂，以提供低电阻接触部。在另一个实施方式中，在框604过程中，体接触部311可部分地由体区313形成，然后在框606中通过进一步掺杂，例如利用离子注入增加体接触部311的导电性来完全形成体接触部311。

在框614中，利用第一导电类型在基板302中，例如在漂移区304或体区313中形成漏极306和源极308。在一个实施方式中，源极308形成在沟道307的一侧上；漏极306形成在沟道307的另一侧上。在形成之后，漏极306、源极308和沟道307每一个的顶表面实质彼此共面并且与基板302的至少一个表面平行。在另一个实施方式中，漏极306、源极308、沟道307和体接触部311每一个的顶表面实质共面并且与基板302的至少一个表面平行。在又一个实施方式中，使用离子注入形成漂移区304、漏极306、源极308、体区313和体接触部311。在再一个实施方式中，可使用外延或化学气相沉积形成半导体区域。

在框616中，在漏极306、源极308和体接触部311之上形成硅化部。硅化部在源极308与体接触部311之间形成电连接。在框618中，如上面进一步描述的，通过制备过孔并沉积图案化金属层形成互连部。

对于本领域普通技术人员来说很显然，前面描述的工艺和最终结构能够被修改成使用单个掩模步骤形成具有不同图案、宽度和/或材料的各种半导体装置特征结构。下面描述示例性的方法和最终结构。此外，本领域技术人员应当理解，对于在此举例说明的实施方式以外的其他实施方式来说，导电类型可不同。

尽管阐述本教导较宽范围的数值范围和参数是近似值，但在具体实施例中阐述的数值尽可能精确地报告。然而，任何数值固有地包含在它们各自测试测量中发现的标准偏差所必然导致的误差。而且，在此披露的所有范围应当理解为涵盖在此包含的任意以及所有子范围。例如，“10以下”的范围能够包括最小值零与最大值10之间(包含端点)的任意以及所有子范围，也即具有等于或大于零的最小值和等于或小于10的最大值的任意以及所有子范围，例如1到5。在特定情形中，针对参数进行表述的数值能够取负值。在该情形中，被表述为“10以下”的范围的示例值能够假设为负值，例如-1、-2、-3、-10、-20、-30等。

尽管针对一个或多个实施方案举例说明了本教导，但在不背离所附权利要求的精神和范围的情况下能够对所示的例子进行变更和/或修改。此外，虽然仅针对几个实施方案中的一个描述了本公开内容的特定特征，但该特征可按照期望并且有利于任何给定或特定的功能，可与其他实施方案的一个或多个其他特征组合。此外，在详细说明书或权利要求中使用术语“包括”、“具有”、“带有”或其变形词语以与术语“包含”类似的方式旨在是包罗性的。术语“至少之一”用于表示能够选择所列项目中的一个或多个。如在此使用的，针对一系列项目的术语“……中的一个或多个”，例如A和B或A和/或B是指单独A、单独B、或者A和B。术语“至少之一”用于表示能够选择所列项目中的一个或多个。此外，在说明书和权利要求中，针对两个材料而言的术语“在…….上”，一个在另一个“上”表示这另个材料之间至少部分接触，而“在……之上”是指材料是接近的，但可能具有一个或多个额外的中间材料，使得接触是可能的但不是必需的。如在此使用的，“在……上”和“在……之上”均未赋予任何方向性。术语“共性的(conformal)”描述了其中下方材料的角度被共形材料保持的涂层材料。

本申请中使用的相对位置的术语是基于与晶片或基板的通常平面或工作表面平行的平面进行定义的，或者在术语共面(同一平面)的情形中是基于与晶片或基板的通常平面或工作表面相同的平面进行定义的，而不管装置、晶片或基板的定位如何。本申请中使用的术语“水平”或“横向”被定义为与晶片或基板的通常平面或工作表面平行的平面，而不管晶片或基板的定位如何。术语“垂直”是指与水平垂直的方向。诸如“在……上”、“侧(如“侧壁”中的)”、“更高的”、“下部的”、“在……之上”、“顶部”和“在……下方”是针对通常平面或工作表面位于晶片或基板的顶表面上而进行定义的，不管晶片或基板的定位如何。本申请中使用的术语“共面”被定义为与装置、晶片或基板的通常平面或工作表面相同平面中的平面，不管定位如何。

术语“大约”或“实质上”表示指定的值或参数可以稍微变化，只要该变化未导致工艺或结构与所示的实施方式不一致即可。最后，“示例性的”表示描述内容是用作示例，而不是暗指其是理想的。考虑到在此披露的说明书以及方法和结构的实践，本教导的其他实施方式对于本领域技术人员来说将是显而易见的。说明书和示例旨在仅被认为是示例性的，本教导的真实范围和精神由随后权利要求表示。

示例性实施方式

实施例1包括一种设备，包括：具有两个表面的基板；位于所述基板上方或所述基板中的第一导电类型的漂移区；位于所述漂移区上方的第一导电类型的漏极；位于所述漂移区上方的具有第一导电类型的源极；位于所述漂移区与所述漏极之间的具有第二导电类型的体区；第二导电类型的沟道，所述沟道具有第一部分和第二部分且所述沟道位于所述漏极与所述源极之间；位于所述沟道的所述第一部分上方的第一绝缘体，所述第一绝缘体具有第一厚度；位于所述沟道的所述第二部分上方的第二绝缘体，所述第二绝缘体具有小于所述第一厚度的第二厚度；位于所述第一绝缘体上方的第一栅极；和位于所述第二绝缘体上方的第二栅极，所述第二栅极电耦接至所述源极，并且其中所述漏极、所述源极和所述沟道的每一个的顶表面实质是共面的并且与所述基板的至少一个表面实质上平行。

实施例2包括实施例1所述的设备，进一步包括位于每一个沟道部分与所述漏极之间的、具有第一部分和第二部分的隔离区。

实施例3包括实施例2所述的设备，进一步包括位于所述隔离区之上的至少一个场板。

实施例4包括实施例1所述的设备，进一步包括位于每一个沟道部分与所述漏极之间的、第一导电类型的聚积区。

实施例5包括实施例1所述的设备，进一步包括位于电耦接至所述源极的所述体区上方的体接触部。

实施例6包括实施例1所述的设备，其中所述第一绝缘体和所述第二绝缘体分别是第一氧化物和第二氧化物。

实施例7包括实施例6所述的设备，其中所述第一氧化物具有范围在120埃和180埃之间的厚度。

实施例8包括实施例求6所述的设备，其中所述第二氧化物具有范围在25埃和45埃之间的厚度。

实施例9包括实施例6所述的设备，其中所述第一氧化物与所述第二氧化物的厚度的比率范围在2和10之间。

实施例10包括实施例1所述的设备，其中所述第一绝缘体和所述第二绝缘体的宽度的比率范围在5和100之间。

实施例11包括实施例1所述的设备，进一步包括功率晶体管，所述功率晶体管具有耦接至所述漏极的输出。

实施例12包括实施例11所述的设备，其中所述功率晶体管是具有MOSFET源极和MOSFET栅极的MOSFET；并且其中所述MOSFET源极是所述输出。

实施例13包括实施例12所述的设备，进一步包括：耦接至所述漏极的输出滤波器；和耦接至所述第一栅极和所述MOSFET栅极的驱动器。

实施例14包括实施例13所述的设备，进一步包括耦接至所述驱动器的PWM控制器。

实施例15包括实施例13所述的设备，进一步包括耦接至所述输出滤波器的负载。

实施例16包括实施例15所述的设备，其中所述负载进一步包括：处理器；和耦接至所述处理器的存储器。

实施例17包括一种系统，包括：复合晶体管，所述复合晶体管包括：具有两个表面的基板；位于所述基板上方或所述基板中的第一导电类型的漂移区；位于所述漂移区上方的第一导电类型的漏极；位于所述漂移区上方的具有第一导电类型的源极；位于所述漂移区与所述漏极之间的具有第二导电类型的体区；第二导电类型的沟道，所述沟道具有第一部分和第二部分且所述沟道位于所述漏极与所述源极之间；位于所述沟道的所述第一部分上方的第一绝缘体，所述第一绝缘体具有第一厚度；位于所述沟道的所述第二部分上方的第二绝缘体，所述第二绝缘体具有小于所述第一厚度的第二厚度；位于所述第一绝缘体上方的第一栅极；和位于所述第二绝缘体上方的第二栅极，所述第二栅极电耦接至所述源极，并且其中所述漏极、所述源极和所述沟道的每一个的顶表面实质是共面的并且与所述基板的至少一个表面实质上平行；MOSFET，所述MOSFET具有MOSFET栅极以及耦接至所述漏极的MOSFET源极；耦接至所述漏极的输出滤波器；耦接至所述第一栅极和所述MOSFET栅极的驱动器；耦接至所述驱动器的PWM控制器；和耦接至所述输出滤波器的负载。

实施例18包括实施例17所述的系统，其中所述负载进一步包括：处理器；和耦接至所述处理器的存储器。

实施例19包括一种制造包括沟道的半导体装置的方法，包括：在基板上方或所述基板中形成第一导电类型的漂移区，其中所述基板具有第一表面和第二表面；在所述沟道的第一部分之上形成第一绝缘体，所述第一绝缘体具有第一厚度；在所述沟道的第二部分之上形成第二绝缘体，所述第二绝缘体具有小于所述第一厚度的第二厚度；在所述第一绝缘体之上形成第一栅极；在所述第二绝缘体之上形成第二栅极；在所述基板上方或所述基板中形成第二导电类型的体区；在所述基板上方或所述基板中形成第二导电类型的所述沟道，所述沟道具有所述第一部分和所述第二部分；在所述基板上方或所述基板中形成第一导电类型的源极；在所述基板上方或所述基板中形成第一导电类型的漏极；在所述第二栅极与所述源极之间形成互连部；其中所述漏极、所述源极和所述沟道的每一个的顶表面实质是共面的并且与所述基板的至少一个表面实质上平行。

实施例20包括实施例19所述的方法，进一步包括在每一个沟道部分与所述漏极之间形成隔离区。

实施例21包括实施例20所述的方法，进一步包括在所述隔离区之上形成至少一个场板。

实施例22包括实施例19所述的方法，进一步包括在每一个沟道部分与所述漏极之间形成第一导电类型的聚积区。

实施例23包括实施例19所述的方法，进一步包括在电耦接至所述源极的所述体区上方形成体接触部。

实施例24包括实施例19所述的方法，其中在所述沟道的所述第一部分之上形成具有所述第一厚度的所述第一绝缘体进一步包括在所述沟道的所述第一部分之上形成具有所述第一厚度的第一氧化物；并且其中在所述沟道的所述第二部分之上形成具有小于所述第一厚度的所述第二厚度的所述第二绝缘体进一步包括在所述沟道的所述第二部分之上形成具有小于所述第一厚度的所述第二厚度的第二氧化物。