半导体器件的制作方法

此处以引用的方式将包括说明书、附图以及摘要的、2015年8月28日提交的日本专利申请No.2015-169751的公开整体并入。

技术领域

本发明涉及一种半导体器件，该半导体器件可以适当用作例如包括被供应不同电源电势的两个电路的半导体器件。

背景技术：

在设置有产生用于功率半导体元件的控制信号的控制电路的半导体器件中，在该控制电路(第一控制电路)与功率半导体元件之间，提供另一控制电路(第二控制电路)，以向功率半导体元件输入控制信号。到第二控制电路的电源电势通常等于或低于到功率半导体元件的电源电势且高于到第一控制电路的电源电势。供应有较低电源电势的控制电路和供应有较高电源电势的控制电路通过使用pn结的隔离区域彼此电隔离。

在供应有较低电源电势的控制电路与供应有较高电源电势的控制电路之间，提供用于使电压电平移位的电平移位电路，以传输控制信号。电平移位电路具有电平移位器，该电平移位器由作为将供应有较低电源电势的控制电路耦合到供应有较高电源电势的控制电路的耦合晶体管的MOSFET(金属氧化物半导体场效应晶体管)制成。

具体地，为了从供应有较低电源电势的控制电路向供应有较高电源电势的控制电路传输信号，电平移位电路具有由作为耦合晶体管的n沟道MOSFET制成的电平上升移位器。相反地，为了从供应有较高电源电势的控制电路向供应有较低电源电势的控制电路传输信号，电平移位电路具有由作为耦合晶体管的p沟道MOSFET制成的电平下降移位器。

日本未审查专利公开No.Hei 9(1997)-283716(专利文献1)公开了这样一种技术：在半导体器件中，具有第一导电类型的狭缝状区域被插入在具有第二导电类型的第二区域与具有第二导电类型的第三区域之间，并且由第二或第三区域和狭缝状区域形成的pn结被耗尽。

日本未审查专利公开No.2005-123512(专利文献2)公开了这样一种技术：NMOS用于从较低电势基准电路区域到较高电势基准电路区域的电压移位，并且PMOS用于从较高电势基准电路区域到较低电势基准电路区域的电平移位。

[相关技术文献]

[专利文献]

[专利文献1]

日本未审查专利公开No.Hei9(1997)-283716

[专利文献2]

日本未审查专利公开No.2005-123512

技术实现要素：

在这种半导体器件中，可以以接近和混合关系安装由p沟道MOSFET制成的耦合晶体管和由例如n沟道完全耗尽型MOSFET或二极管制成的半导体元件。在这种情况下，形成在以混合关系安装的半导体元件与由p沟道MOSFET制成的耦合晶体管之间的寄生双极晶体管或寄生二极管可以工作。作为结果，漏电流可能流过寄生双极晶体管或寄生二极管，使半导体器件的性能劣化。

其他问题和本发明的新型特征将从本说明书和附图变得清晰。

根据实施例，一种半导体器件包括耦合晶体管，该耦合晶体管由p沟道MOSFET制成且形成在由p型半导体制成的基底上方的n型半导体层中。耦合晶体管具有作为p型半导体区域的resurf层，并且将低压电路区域耦合到高压电路区域，比供应给低压电路区域的电源电势高的电源电势供应给高压电路区域。半导体器件还具有p型半导体区域，该p型半导体区域在平面图中形成在n型半导体层围绕耦合晶体管的部分中。

根据另一个实施例，一种半导体器件包括耦合晶体管，该耦合晶体管由p沟道MOSFET制成且形成在由p型半导体制成的基底上方的n型半导体层中。耦合晶体管具有作为p型半导体区域的resurf层，并且将低压电路区域耦合到高压电路区域，比供应给低压电路区域的电源电势高的电源电势供应给高压电路区域。半导体器件还具有沟槽部分和绝缘膜，该沟槽部分在平面图中形成在n型半导体层围绕耦合晶体管的部分中，该绝缘膜嵌入在沟槽部分中。

根据各个实施例，可以提高半导体器件的性能。

附图说明

图1是使用实施例1中的半导体器件的电子设备的功能框图；

图2是示出了实施例1中的半导体器件的配置的平面图；

图3是实施例1中的半导体器件的主要部分平面图；

图4是实施例1中的半导体器件的主要部分截面图；

图5是实施例1中的半导体器件的主要部分截面图；

图6是实施例1中的半导体器件中的耦合晶体管的外围的等效电路图；

图7是实施例1中的半导体器件的主要部分平面图；

图8是实施例1中的半导体器件的主要部分平面图；

图9是比较例中的半导体器件的主要部分平面图；

图10是比较例中的半导体器件的主要部分平面图；

图11是比较例中的半导体器件的主要部分截面图；

图12是比较例中的半导体器件的主要部分截面图；

图13是示出了在寄生双极晶体管中流动的漏电流的电压依赖关系的曲线图；

图14是示出了在寄生双极晶体管中流动的漏电流的电压依赖关系的曲线图；

图15是实施例1中的半导体器件的主要部分截面图；

图16是实施例1中的半导体器件的主要部分截面图；

图17是实施例1中的半导体器件在其制造过程期间的主要部分截面图；

图18是实施例1中的半导体器件在其制造过程期间的主要部分截面图；

图19是实施例1中的半导体器件在其制造过程期间的主要部分截面图；

图20是实施例1中的半导体器件在其制造过程期间的主要部分截面图；

图21是实施例1中的半导体器件在其制造过程期间的主要部分截面图；

图22是实施例2中的半导体器件的主要部分平面图；

图23是实施例2中的半导体器件的主要部分平面图；

图24是实施例2中的半导体器件的主要部分截面图；

图25是实施例2中的半导体器件在其制造过程期间的主要部分截面图；以及

图26是实施例2中的半导体器件在其制造过程期间的主要部分截面图。

具体实施例

在以下实施例中，如果需要的话，为方便起见，实施例将通过被划分为多个部分或实施例来分别描述。然而，它们绝对不是彼此不相关(除非另外特别明确描述)，而是存在一个部分或实施例为其他的部分或全部的修改、细节、补充说明等。

同样地，在以下实施例中，当提及元件的数量等(包括数量、数值、量、范围等)，它们不限于特定数量，除非另外特别明确描述或除非它们原则上明显限于具体数量。元件的数量等可以不少于或不多于具体数量。

同样地，在以下实施例中，不言而喻，实施例的组件(还包括元件、步骤等)不是必须不可缺少的，除非另外特别明显描述或除非组件在原则上被认为是明显不可缺少的。同样地，如果在以下实施例中提及组件等的形状、位置关系等，则假定形状等包括那些大体上接近或类似于提及的形状等，除非另外特别明确描述或除非可以认为它们原则上不是。相同的原理应关于上述数值和范围应用。

下面将基于附图详细描述代表实施例。注意，贯穿用于图示实施例的所有附图，具有相同功能的构件由相同的附图标记来指定，并且省略其重复描述。在以下实施例中，原则上将不重复相同或类似部分的描述，除非特别需要。

在用于实施例中的附图中，为提高图示的清晰，即使在截面图中，也可以省略剖面线。

(实施例1)

首先将给出实施例1中的半导体器件的描述。在实施例1中的半导体器件中，集成了控制电路，各个控制电路产生用于功率半导体元件的控制信号。

实施例1中的半导体器件如上所述包括供应有较低电源电势的控制电路和较高电源电势的控制电路。为了在供应有较低电源电势的控制电路与供应有较高电源电势的控制电路之间传输控制信号，提供用于使电压电平移位的电平移位电路。该电平移位电路具有由作为将供应有较低电源电势的控制电路耦合到供应有较高电源电势的控制电路的耦合晶体管的MOSFET制成的电平上升移位器。

下面将描述半导体器件具有将来自高(HIGH)侧驱动电路HDC的输出信号输入到信号处理电路LGC的耦合晶体管的示例，该耦合晶体管作为电平移位器。在这种情况下，耦合晶体管由p沟道MOSFET制成。

<使用实施例1中的半导体器件的电子设备>

接着，将给出使用实施例1中的半导体器件的电子设备的描述。图1是使用实施例1中的半导体器件的电子设备的功能框图。

图1中所示的电子设备包括半导体器件SD、功率控制电路OPC、具有电源电势VT的高压电源HV以及负载LD。半导体器件SD耦合到功率控制电路OPC，并且高压电源HV耦合到功率控制电路OPC。功率控制电路OPC耦合到负载LD。功率控制电路OPC控制从高压电源HV向例如由电机M组成的负载LD供应的功率。半导体器件SD向功率控制电路OPC供应用于控制功率控制电路OPC的控制信号。即，半导体器件SD经由功率控制电路OPC控制从高压电源HV向负载LD供应的功率。

功率控制电路OPC包括由例如MOS晶体管(诸如，例如平面栅极或沟槽栅极垂直MOS晶体管)、双极晶体管或IGBT(绝缘栅双极晶体管)制成的多个晶体管。在图1中所示的示例中，功率控制电路OPC具有作为IGBT的较高电压(高(HIGH)侧)晶体管HM和较低电压(低(LOW)侧)晶体管LM。高侧晶体管HM和低侧晶体管LM串联耦合在具有电源电势VT的高压电源HV与具有地电势GND的接地线之间。高侧晶体管HM的集电极耦合到具有电源电势VT的高压电源HV。高侧晶体管HM的发射极耦合到低侧晶体管LM的集电极。低侧晶体管LM的发射极耦合到具有地电势GND的接地线。功率控制电路OPC具有设置在高侧晶体管HM与低侧晶体管LM之间的输出端子OT1。输出端子OT1耦合到负载LD。

半导体器件SD包括信号处理电路LGC、电平移位电路LSC、高侧驱动电路HDC以及低侧驱动电路LDC。高侧驱动电路HDC耦合到功率控制电路OPC的晶体管HM的栅极电极。低侧驱动电路LDC耦合到功率控制电路OPC的晶体管LM的栅极电极。高侧驱动电路HDC和低侧驱动电路LDC受信号处理电路LGC控制。

信号处理电路LGC为逻辑电路，并且根据从外部输入到信号处理电路LGC的信号产生用于控制负载LD的控制信号。控制电路包括控制低侧驱动电路LDC的信号和控制高侧驱动电路HDC的信号。

供应给低侧驱动电路LDC的电源电势大致等于供应给信号处理电路LGC的电源电势。因此，信号处理电路LGC在没有插入电平移位电路LSC的情况下耦合到低侧驱动电路LDC。另一方面，供应给低侧驱动电路LDC的电源电势高于供应给信号处理电路LGC的电源电势。因此，信号处理电路LGC经由电平移位电路LSC耦合到高侧驱动电路HDC。电平移位电路LSC包括稍后将使用图2至图4描述的耦合晶体管TR。

供应至高侧驱动电路HDC的电源电势VB(应用于高侧驱动电路HDC的电源电压)根据电源电压VCC(应用于信号处理电路LGC的电源电压)来产生。电源电势VB由整流元件HRD、功率控制电路OPC以及电容元件BSC根据电源电势VCC来产生。电容元件BSC由例如自举电容器制成。电容元件BSC的一个端子耦合到功率控制电路OPC的输出端子OT1。电容元件BSC的另一端子耦合到高侧驱动电路HDC的电源线VINC2。

在本说明书中，假定供应至给定部分的电源电压意指应用于该部分的电源电势与地电势之间的差且等于应用于该部分的电源电势。

在电源线VINC2与电源线VINC1之间，提供整流端子HRD。电压控制电路GCC耦合到整流端子HRD。电压控制电路GCC向整流端子HRD输入信号。

注意，向信号处理电路LGC输入用于控制晶体管HM的控制信号HIN和用于控制晶体管LM的控制信号LIN。信号处理电路LGC基于控制信号HIN控制高侧驱动电路HDC并基于控制信号LIN控制低侧驱动电路LDC。

控制信号LIN还被输入到电压控制电路GCC。电压控制电路GCC基于控制信号LIN向整流元件HRD输入信号，并因此将输入到整流元件HRD的信号与晶体管LM的接通/关断同步。代替控制信号LIN，这里还可以使用控制信号HIN。在这种情况下，输入到整流元件HRD的信号可以与晶体管HM的接通/关断同步。

<实施例1中的半导体器件的配置>

接着，将给出实施例1中的半导体器件的配置的描述。图2是示出了实施例1中的半导体器件的配置的平面图。图3是实施例1中的半导体器件的主要部分平面图。图4和图5是实施例1中的半导体器件的主要部分截面图。

图3以放大的关系示出了图2中的耦合晶体管TR的外围。图4是沿着图2和图3中的每一个中的线A-A的截面图。图5是沿着图2和图3中的每一个的线B-B的截面图。

如图2至图5所示，实施例1中的半导体器件SD具有衬底SUB、高压电路区域HSR、隔离区域SPR以及低压电路区域LSR。在平面图中，保护环GDL沿着衬底SUB的外围形成。高压电路区域HSR、隔离区域SPR以及低压电路区域LSR布置在由保护环GDL封闭的区域中。

衬底SUB包括作为p型半导体衬底的基底BSE和形成在基底BSE上方的n^-型半导体层EPI。基底BSE具有高压电路区域HSR、隔离区域SPR以及低压电路区域LSR，这些区域作为上表面TS(上表面TS作为基底BSE的主表面)的部分区域。基底BSE例如由硅(Si)单晶体衬底制成。n^-型半导体层EPI外延生长在例如作为基底BSE的主表面的上表面TS上方。

在高压电路区域HSR中，在n^-型半导体层EPI上方(即，在基底BSE上方)，形成高侧驱动电路HDC。在低压电路区域LSR中且在n^-型半导体层EPI上方(即，在基底BSE上方)，形成低侧驱动电路LDC和信号处理电路LGC。供应至高侧驱动电路HDC的电源电势高于供应至低侧驱动电路LDC的电源电势和供应至信号处理电路LGC的电源电势中的每一个。即，供应至高压电路区域HSR的电源电势高于供应至低压电路区域LSR的电源电势。

高压电路区域HSR的外围被隔离区域SPR围绕。即，高压电路区域HSR和低压电路区域LSR由隔离区域SPR隔离。这允许不同电源电势供应给的多个电路形成在同一衬底SUB中。

在图2中所示的示例中，衬底SUB和高压电路区域HSR中的每一个是大致矩形的。高压电路区域HSR位于衬底SUB的一个角部附近。在高压电路区域HSR的一个长边(图2中的右侧)与其一个短边(图2中的上侧)中的每一个与衬底SUB最靠近该边的边之间，没有布置其他电路。

在隔离区域SPR中，耦合晶体管TR形成在n^-型半导体层EPI中。耦合晶体管TR向形成在低压电路区域LSR中的信号处理电路LGC输入(即，发送)信号，该信号从形成在高压电路区域HSR中的高侧驱动电路HDC被输入到耦合晶体管TR。

如上所述，在图2所示的示例中，隔离区域SPR沿着具有矩形形状的高压电路区域HSR的边形成。同样地，在图2所示的示例中，耦合晶体管TR形成在隔离区域SPR沿着具有矩形形状的高压电路区域HSR的另一长边(图2中的左侧)的部分中。然而，形成耦合晶体管TR的位置不限于图2中所示的示例中的位置。

耦合晶体管TR包括n型半导体区域LDR1、栅极绝缘膜GI1、栅极电极GE、作为p⁺型半导体区域的源极区域SO1、作为p型半导体区域的降低表面电场(resurf)层RSF1以及作为p⁺型半导体区域的漏极区域DR1。换言之，n^-型半导体区域LDR1、栅极绝缘膜GI1、栅极电极GE、源极区域SO1、resurf层RSF1以及漏极区域DR1形成耦合晶体管TR。耦合晶体管TR为p沟道MOSFET。

n^-型半导体区域LDR1包括n^-型半导体层EPI位于形成耦合晶体管TR的隔离区域SPR的区域SPR1中的部分。假定区域SPR1包括由稍后描述的p型半导体区域IDF1围绕的区域和形成p型半导体区域IDF1的区域。

栅极绝缘膜GI1形成在隔离区域SPR的区域SPR1中的n^-型半导体区域LDR1上方。栅极电极GE形成在栅极绝缘膜GI1上方。栅极绝缘膜GI1例如由二氧化硅(SiO2)制成。栅极电极GE由例如多晶硅制成。

源极区域SO1形成在n^-型半导体区域LDR1位于比隔离区域SPR的区域SPR1中的栅极电极GE更靠近高压电路区域HSR的部分的上层部分中。resurf层RSF1形成在n^-型半导体区域LDR1位于比隔离区域SPR的区域SPR1中的栅极电极GE更靠近低压电路区域LSR的部分的上层部分中。漏极区域DR1形成在resurf层RSF1位于与栅极电极GE相对的部分的上层部分中。

源极区域SO1中的p型杂质浓度高于resurf层RSF1中的p型杂质浓度。漏极区域DR1中的p型杂质浓度高于resurf层RSF1中的p型杂质浓度。

如图2和图3所示，在隔离区域SPR的区域SPR1附近，与沿着高压电路区域HSR的外围的方向相交且优选地与沿着高压电路区域HSR的外围的方向正交的方向被假定为X轴方向，并且沿着高压电路区域HSR的外围的方向被假定为Y轴方向。即，Y方向为与X轴方向相交且优选地与X轴方向正交的方向。当X轴方向被假定为耦合晶体管TR的栅极电极GE的栅极长度方向时，源极区域SO1、栅极电极GE、resurf层RSF1以及漏极区域DR1沿X轴方向布置。具体地，源极区域SO1、栅极电极GE、resurf层RSF1以及漏极区域DR1沿X轴方向按照从高压电路区域HSR朝向低压电路区域LSR的顺序布置。

此时，在平面图中位于隔离区域SPR在X轴方向上的一侧上(图2中的右侧上)的高压电路区域HSR中，例如作为电路部分的高压侧驱动电路HDC(参见图1)形成在基底BSE上方。同样地，在平面图中位于隔离区域SPR与X轴方向上的一侧相对的一侧上(图2中的左侧上)的低压电路区域LSR中，例如作为电路部分的信号处理单路LGC形成在基底BSE上方。

resurf层RSF1在X轴方向上(即，在栅极长度方向上)的长度大于源极区域SO1在X轴方向上的长度。resurf层RSF1起漂移区域的作用。

注意，源极区域SO1、栅极电极GE、resurf层RSF1以及漏极区域DR1布置的方向(即，耦合晶体管TR的栅极长度方向)不必与X轴方向相同。

源极区域SO1、resurf层RSF1以及漏极区域DR1由p型半导体区域IDF1围绕。即，耦合晶体管TR由p型半导体区域IDF1围绕。p型半导体区域IDF1在平面图中形成在围绕源极区域SO1、resurf层RSF1以及漏极区域DR1的n^-型半导体区域LDR1的部分中，以与源极区域SO1、resurf层RSF1以及漏极区域DR1中的每一个隔开。

优选地，p型半导体区域IDF1与基底BSE接触。这允许n^-型半导体区域LDR1由p型半导体区域IDF1围绕的部分与n^-型半导体层EPI位于隔离区域SPR除了区域SPR1之外的区域SPR2中的部分电隔离。

在隔离区域SPR中，在n^-型半导体区域LDR1位于比栅极电极GE更靠近高压电路区域HSR的部分的上层部分中，还可以形成n型半导体区域DNW1。同样地，在隔离区域中，在n型半导体区域DNW1相对于插入n型半导体区域DNW1与栅极电极GE之间的源极区域SO1与栅极电极GE相对的部分的上层部分中，还可以形成背栅极BG。n^-型半导体区域LDR1中的n型杂质浓度低于n型半导体区域DNW1中的n型杂质浓度。

此时，背栅极BG、源极区域SO1、栅极电极GE、resurf层RSF1以及漏极区域DR1按照从高压电路区域HSR朝向低压电路区域LSR的顺序布置。背栅极BG、源极区域SO1、resurf层RSF1以及漏极区域DR1由p型半导体区域IDF1围绕。

在resurf层RSF1上方，形成隔离膜EI。隔离膜EI例如由二氧化硅(SiO2)膜制成。此时，栅极电极GE更靠近漏极区域DR1的部分形成在隔离膜EI上方。

隔离膜EI例如由LOCOS(硅的局部氧化)氧化方法来形成。另选地，隔离膜EI还可以由STI(浅沟槽隔离)方法来形成。隔离膜EI还可以形成在隔离区域SPR的区域SPR2中。

如图4所示，在隔离区域SPR的区域SPR1中，场板电极RFP还可以形成在resurf层RSF1上方，虽然图2和图3中省略这一点的例示。场板电极RFP被布置为在数层中围绕高压电路区域HSR的外围。

在场板电极RFP中，各在沿着高压电路区域HSR的外围的方向上延伸的多个部分电极沿与高压电路区域HSR的外围相交的方向布置。多个所布置的部分电极RFP1彼此串联耦合。场板电极RFP例如由铝(Al)制成。

在resurf层RSF1位于场板电极RFP与漏极区域DR1之间的部分上方，场板电极FP1经由绝缘膜GI2形成。场板电极FP1电耦合到场板电极RFP。场板电极FP1例如由多晶硅制成。

在隔离区域SPR的区域SPR1中，在衬底SUB上方，形成覆盖源极区域SO1、栅极电极GE、场板电极RFP和FP1以及漏极区域DR1的层间绝缘膜IL1。层间绝缘膜IL1例如由二氧化硅(SiO2)制成。

在隔离区域SPR的区域SPR1中，在层间绝缘膜IL1上方，形成源极电极SOE1、栅极板电极GP1、场板电极FE以及漏极电极DRE1。源极电极SOE1、栅极板电极GP1、场板电极FE以及漏极电极DRE1例如各由铝(Al)制成并由相同工艺步骤形成。注意，在源极电极SOE1、栅极板电极GP1、场板电极FE以及漏极DRE1中任意相邻的两个之间，形成层间绝缘膜IL2。

源极电极SOE1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触SCNT1电耦合到源极区域SO1。栅极板电极GP1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触GCNT1电耦合到栅极电极GE。漏极电极DRE1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触DCNT1电耦合到漏极区域DR1。

源极电极SOE1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触SCNT2电耦合到背栅极BG。作为结果，背栅极BG经由接触SCNT2、作为接线的源极电极SOE1以及作为接线的接触SCNT1电耦合到源极区域SO1。源极电极SOE1形成在源极区域SO1上方且形成在背栅极BG上方。

漏极电极DRE1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触FCNT1电耦合到场板电极FP1。因此，场板电极RFP经由场板电极FP1和接触FCNT1电耦合到漏极电极DRE1。作为结果，场板电极RFP在隔离区域SPR沿隔离区域SPR的宽度方向(图2和图3中的每一个中的X轴方向)位于比隔离区域SPR的中部更靠近低压电路区域LSR的部分处电耦合到耦合晶体管TR的漏极电极DRE1。

另一方面，场板电极RFP在隔离区域SPR沿隔离区域SPR的宽度方向(图2和图3中的每一个中的X轴方向)位于比隔离区域SPR的中部更靠近高压电路区域HSR的部分处电耦合到场板电极FE。向场板电极FE供应地电势或信号处理电路LGC的电源电势。在以下描述中，假定向场板电极FE供应地电势。

优选的是，场板电极RFP的最外的外围部分(即，更靠近低压电路区域LSR的部分)耦合到耦合晶体管TR的漏极电极DRE1。还优选的是，场板电极RFP的最内围部(即，更靠近高压电路区域HSR的部分)电耦合到场板电极FE。在这种情况下，可以允许场板电极RFP的主要部分具有沿着场板电极RFP的延伸方向的电势梯度。这提高了使用场板电极RFP抑制电场的浓度的效果。

注意，在隔离区域SPR中，作为耦合晶体管，不仅可以形成向信号处理电路LGC输入(即，传输)从高侧驱动电路HDC输出的信号的晶体管，还可以形成向高侧驱动电路HDC输入(即，传输)从信号处理电路LGC输入的信号的晶体管。在这种情况下，耦合晶体管由n沟道MOSFET制成。信号处理电路LGC耦合到耦合晶体管的栅极电极，而高侧驱动电路HDC耦合到耦合晶体管的漏极。

在隔离区域SPR的区域SPR1中，在p型半导体区域IDF1位于例如比耦合晶体管TR更靠近低压电路区域LSR的部分的上层部分中，形成p⁺型半导体区域HDF1。p⁺型半导体区域HDF1中的p型杂质浓度高于p型半导体区域IDF1中的p型杂质浓度。

在隔离区域SPR的区域SPR1中，在层间绝缘膜IL1上方，形成电极SUE1。电极SUE1例如由铝(Al)制成，并且在与形成例如漏极DRE1的工艺步骤相同的工艺步骤中形成。电极SUE1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触CNT1电耦合到p⁺型半导体区域HDF1。

在高压电路区域HSR中，在衬底SUB上方，形成n^-型半导体区域LDF1。n^-型半导体区域LDF1包括n^-型半导体层EPI位于高压电路区域HSR中的部分。

在高压电路区域HSR中，在基底BSE的上层部分中且在n^-型半导体区域LDF1的下层部分中，形成作为n型半导体区域的嵌入扩散层BDF。n^-型半导体区域LDF1中的n型杂质浓度低于嵌入扩散层BDF中的n型杂质浓度。

在高压电路区域HSR中，在n^-型半导体区域LDF1上方，形成隔离膜EI。在高压电路区域HSR中，在n^-型半导体区域LDF1位于彼此相邻的两个隔离膜EI之间的部分的上层部分中，形成n⁺型半导体区域HDF2。n⁺型半导体区域HDF2中的n型杂质浓度高于n^-型半导体区域LDF1中的n型杂质浓度。

在高压电路区域HSR中，在衬底SUB上方，形成覆盖n⁺型半导体区域HDF2的层间绝缘膜IL1。在层间绝缘膜IL1上方，形成电极EL1。电极EL1例如由铝(Al)制成，并且在与例如形成源极电极SOE1的工艺步骤相同的工艺步骤中形成。电极EL1经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触CNT2电耦合到n⁺型半导体区域HDF2。电极EL1电耦合到具有电源电势VT的高压电源HV(参见图1)，使得从高压电源HV向电极EL1供应电源电压VT。因此，经由电极EL1从较高电势电源HV向n^-型半导体区域LDF1供应电源电势VT。

注意，在低压电路区域LSR中，在衬底SUB上方，形成n^-型半导体区域LDF2。n^-型半导体区域LDF2包括n^-型半导体层EPI位于低压电路区域LSR中的部分。

如图5所示，在隔离区域SPR除了区域SPR1之外的区域SPR2中，形成整流元件HRD。整流元件HRD为n沟道MOSFET，并且具有自举二极管的功能。

整流元件HRD具有n^-型半导体区域LDR2、栅极绝缘膜GI3、控制栅极电极CG、作为n⁺型半导体区域的源极区域SO2、作为n⁺型半导体区域的漏极区域DR2以及作为p型半导体区域的resurf层RSF2。换言之，n^-型半导体区域LDR2、栅极绝缘膜GI3、控制栅极电极CG、源极区域SO2、漏极区域DR2以及resurf层RSF2形成作为晶体管的整流元件HRD。整流元件HRD为n沟道完全耗尽型MOSFET。

在电流在整流元件HRD中流动的电流路径中，没有形成pn结。因此，少数载流子可以沿与pn结的正向相反的方向流动的恢复时间(即，反向恢复时间)原则上为零，这引起高载流子迁移率。注意，如图1所示，整流元件HRD还可以具有串联耦合到n沟道MOSFET的电阻器。

n^-型半导体区域LDR2包括n^-型半导体层EPI位于隔离区域SPR的区域SPR2中的部分。假定区域SPR2意指隔离区域SPR除了由p型半导体区域IDF1围绕的区域和形成p型半导体区域IDF1的区域之外的区域。

栅绝缘膜IG3形成在隔离区域SPR的区域SPR2中的n^-型半导体区域LED2上方，以与p型半导体区域IDF1隔开。控制栅极电极CG形成在栅极绝缘膜GI3上方。栅极绝缘膜GI3例如由二氧化硅(SiO2)制成。控制栅极电极CG例如由多晶硅制成。

源极区域SO2形成在n^-型半导体区域LDR2位于比隔离区域SPR的区域SPR2中的控制栅极电极CG更靠近低压电路区域LSR的部分的上层部分中。漏极区域DR2形成在n^-型半导体区域LDR2位于比隔离区域SPR的区域SPR2中的控制栅极电极CG更靠近高压电路区域HSR的部分的上层部分中。resurf层RSF2形成在n^-型半导体区域LDR2位于比隔离区域SPR的区域SPR2中的控制栅极电极CG更靠近高压电路区域HSR的部分的上层部分中。

源极区域SO2中的n型杂质浓度高于n^-型半导体区域LDR2中的n型杂质浓度。漏极区域DR2中的n型杂质浓度高于n^-型半导体区域LDR2中的n型杂质浓度。

当假定上述X轴方向为整流元件HRD的控制栅极电极CG的栅极长度方向时，源极区域SO2、控制栅极电极CG、resurf层RSF2以及漏极区域DR2沿X轴方向布置。具体地，源极区域SO2、控制栅极电极CG、resurf层RSF2以及漏极区域DR2沿X轴方向按照从低压电路区域LSR朝向高压电路区域HSR的顺序布置。

注意，布置源极区域SO2、控制栅极电极CG、resurf层RSF2以及漏极区域DR2的方向(即，整流元件HRD的栅极长度方向)可以适当地为至少与Y轴方向相交的方向，并且不需要必须与X轴方向相同。

在resurf层RSF2上方，形成隔离膜EI。隔离膜EI例如由二氧化硅(SiO2)膜制成。此时，控制栅极电极CG更靠近漏极区域DR2的部分形成在隔离膜EI上方。

还可以的是，在隔离区域SPR的区域SPR2中，n型半导体区域DNW2形成在n^-型半导体区域LDR2位于比控制栅极电极CG更靠近低压电路区域LSR的部分的上层部分中，并且源极区域SO2形成在n型半导体区域DNW2的上层部分中。n型半导体区域DNW2中的n型杂质浓度高于n^-型半导体区域LDR2中的n型杂质浓度且低于源极区域SO2中的n型杂质浓度。

还可以的是，在隔离区域SPR的区域SPR2中，以与区域SPR1相同的方式，场板电极RFP和场板电极FP2形成在resurf层RSF2上方。注意，场板电极FP2的一部分经由绝缘膜GI4形成在n^-型半导体区域LDR2上方。

在隔离区域SPR的区域SPR2中，在衬底SUB上方，形成覆盖源极区域SO2、控制栅极电极CG、场板电极RFP和FP2以及漏极区域DR2的层间绝缘膜IL1。在层间绝缘膜IL2上方，形成源极电极SOE2、栅极板电极GP2以及漏极区域DRE2。源极电极SOE2、栅极板电极GP2以及漏极区域DRE2各例如由铝(Al)制成，并且在相同的工艺步骤中形成。注意，在源极电极SOE2、栅极板电极GP2以及漏极电极DRE2中的任意两个之间，形成层间绝缘膜IL2。

源极电极SOE2经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触SCNT3电耦合到源极区域SO2。栅极板电极GP2经由作为延伸穿过层间绝缘膜IL2的耦合电极的接触GCNT2电耦合到控制栅极电极CG。漏极电极DRE2经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触DCNT2电耦合到漏极区域DR2。

栅极板电极GP2电耦合到电压控制电路GCC(参见图1)。源极电极SOE2电耦合到具有电源电势VCC的低压电源LV。漏极电极DRE2经由高压电路区域HSR耦合到例如由自举电容器制成的电容元件VSC。

在n^-型半导体区域LDR2中，形成p型半导体区域IDF2，该p型半导体区域IDF2相对于插入p型半导体区域IDF2与控制栅极电极CG之间的源极区域SO2与控制栅极电极CG相对。p型半导体区域IDF2为隔离区域SPR的区域SPR2围绕高压电路区域HSR且形成在最外的外围部分中的部分。这可以将n^-型半导体区域LDR2与n^-型半导体层EPI位于低压电路区域LSR中的部分电隔离。

在隔离区域SPR对应于区域PSR2的一部分且与p型半导体区域IDF2交叠的部分中，作为p型半导体区域的嵌入扩散层形成在基底BSE的上层部分中且形成在n^-型半导体区域LDR2的下层部分中。p型半导体区域IDF2经由嵌入扩散层BIDF与基底BSE接触。这可以将n^-型半导体区域LDR2与n^-型半导体层EPI位于低压电路区域LSR中的部分电隔离。

在隔离区域SPR的区域SPR2中，p⁺型半导体区域HDF3形成在p型半导体区域IDF2的上层部分中。p⁺型半导体区域HDF3中的p型杂质浓度高于p型半导体区域IDF2中的p型杂质浓度。

在隔离区域SPR的区域SPR2中，在层间绝缘膜IL1上方，形成电极SUE2。电极SUE2例如由铝(Al)制成，并且在与例如形成源极SOE2的工艺步骤相同的工艺步骤中形成。电极SUE2经由作为延伸穿过层间绝缘膜IL1的耦合电极的接触CNT3电耦合到p⁺型半导体区域HDF3。

<实施例1中的半导体器件的操作>

接着，将参照图1和图4至图8给出根据实施例1的半导体器件SD的操作的描述。图6是实施例1中的半导体器件中的耦合晶体管周围的等效电路图。图7和图8是实施例1中的半导体器件的主要部分平面图。

图7示出了图2中的耦合晶体管TR的外围。图8以放大关系示出了图2中的耦合晶体管TR的外围。在图7和图8中，连同平面图示意性示出了耦合晶体管TR的电耦合的状态。图4是沿着图7和图8中的每一个中的线A-A的截面图。图5是沿着图7和图8中的每一个中的线B-B的截面图。

如图6所示，耦合晶体管TR的源极区域SO1电耦合到具有电源电势VB的电源线VINC2(参见图1)。电源电势VB供应给源极区域SO1。耦合晶体管TR的栅极电极GE电耦合到高侧驱动电路HDC，高侧驱动电路HDC形成在高压电路区域HSR中并且供应有高侧驱动电路HDC中的基准电势VS。基准电势VS从高压电路区域HSR中的功率控制电路OPC的输出端子OT1输入到高侧驱动电路HDC。

耦合晶体管TR的漏极区域DR1经由电平移位电阻R电耦合到具有地电势GND的接电线。在电平移位电阻R与漏极区域DR1之间，提供输出端子OT2。输出端子OT2电耦合到形成在低压电路区域LSR中的信号处理电路LGC。即，耦合晶体管TR将高侧驱动电路HDC电耦合到信号处理电路LGC。

注意，整流元件HRD的源极区域SO2电耦合到具有电源电势VCC的低压电源LV。向p型半导体区域IDF1和IDF2中的每一个供应0V(即，地电势)。这是因为0V(即，地电势)供应给基底BSE，并且p型半导体区域IDF1和IDF2中的每一个与基底BSE接触。

首先，在没有电荷存储在电容元件BSC中的状态下，低电平(L电平)控制信号LIN输入到半导体器件SD，并且高电平(H电平)控制信号HIN输入到半导体器件SD。这使得功率控制电路OPC的高侧晶体管HM进入到关断状态，并且使得功率控制电路OPC的低侧晶体管LM进入接通状态。H电平控制信号LIN还输入到电压控制电路GCC。电压控制电路GCC向作为n沟道MOSFET的整流元件HRD的控制栅极电极CG供应电源电势VCC。

因此，作为载流子的电子聚集在n^-型半导体区域LDR2位于控制栅极电极CG下方的部分上，而n^-型半导体区域LDR2位于源极区域SO2与漏极区域DR2之间的部分进入非耗尽状态。这使得整流元件HRD进入接通状态，电流在源极区域SO2与漏极区域DR2之间流动，并且电流经由整流元件HRD在具有电源电势VCC的低压电源LV与电容元件BSC之间流动，使得电荷存储在电容元件BSC中。注意，在整流元件HRD进入接通状态时聚集的电子为多数载流子。因此，当整流元件HRD进入接通状态时的响应速度高。

因为电荷存储在电容元件BSC中，所以耦合到电源线VINC2的电容元件BSC的端子处的电势(即，电源电势VB)逐渐上升到最终等于低压电源LV中的电源电势VCC。

接着，在电荷存储在电容元件BSC中的状态下，高电平(H电平)控制信号HIN输入到半导体器件SD，并且低电平(L电平)控制信号LIN输入到半导体器件SD。这使得功率控制电路OPC的高侧晶体管HM进入到接通状态，并且使得功率控制电路OPC的低侧晶体管LM进入关断状态。L电平控制信号LIN还输入到电压控制电路GCC。电压控制电路GCC向作为n沟道MOSFET的整流元件HRD的控制栅极电极CG供应0V电势。

因此，作为载流子的电子不再聚集在n^-型半导体区域LDR2位于控制栅极电极CG下方的部分上，而n^-型半导体区域LDR2位于源极区域SO2与漏极区域DR2之间的部分进入耗尽状态。这使得整流元件HRD进入关断状态，没有电流在源极区域SO2与漏极区域DR2之间流动，并且没有电流在具有电源电势VCC的低压电源LV与电容元件BSC之间流动。

注意，因为p型半导体区域BIDF突出到n^-型半导体区域LDR2下方，所以n^-型半导体区域LDR2位于源极区域SO2附近的部分更可能被耗尽。因此，整流元件HRD进入关断状态的响应速度高。

另外，因为高侧晶体管HM进入接通状态，并且低侧晶体管LM进入截止状态，所以从高压电源HV向电容元件BSC与耦合到电源线VINC2的端子相对的端子供应电源电势VT。因此，耦合到电源线VINC2的电容元件BSC的端子处的电势(即，电源电势VB)上升，直到该电势的值等于电源电势VT和VCC的和为止。注意，因为整流元件HRD处于关断状态，所以即使在电源线VINC2中的电源电势VB上升直到其值等于电源电势VT和VCC的和，也没有电流在电源线VINC2与VINC1之间流动。

此时，高压电路区域HSR中的基准电势VS等于电源电势VT。然后，如图6至图8所示，向耦合晶体管TR的栅极电极GE供应高压电路区域HSR中的基准电势VS(电源电势VT)，并且向源极区域SO1和耦合晶体管TR的背栅极BG供应电源电势VB(电源电势VT和VCC的和)。因此，漏极电流Ids经由电平移位电阻R在漏极区域DR1与接地线之间流动，并且输出从地电势上升了等于漏极电流Ids与电平移位电阻R的乘积的电势的输出电势VOUT。然后，从输出端子OT2输出的输出电势VOUT输入到(即，传输到)例如形成在低压电路区域LSR中的信号处理电路LGC。

由此，耦合晶体管TR可以将高压电路区域HSR中的基准电势VS(电源电势VT)电平移位至输出电势VOUT并将输出电势VOUT传输到低压电路区域LSR。这里，通过调整电平移位电阻R使得例如输出电势VOUT低于基准电势VS(电源电势VT)，耦合晶体管TR可以使高压电路区域HSR中的基准电势VS(电源电势VT)降压(降低电平)至输出电势VOUT，并且向低压电路区域LSR传输输出电势VOUT。

然后，高侧驱动电路HDC在使用存储在电容元件BSC中的电荷的同时进行操作。因此，存储在电容元件BSC中的电荷降低为零，并且电源线VINC2中的电源电势VB降低至等于例如电源电势VT。

接着，在没有电荷存储在电容元件BSC中的状态下，L电平控制信号LIN再次输入到半导体器件SD，并且H电平控制信号HIN再次输入到半导体器件SD。以该方式，重复上述操作。

<比较例中的半导体器件>

接着将给出比较例中的半导体器件的描述。图9和图10是比较例中的半导体器件的主要部分平面图。图11和图12是比较例中的半导体器件的主要部分截面图。

图9示出了耦合晶体管TR的外围。图10以放大关系示出了耦合晶体管TR的外围。在图9和图10中的每一个中，结合平面图示意性示出了耦合晶体管TR的电耦合状态。图11是沿着图9和图10中的线A-A的截面图。图12是沿着图10中的线D-D的截面图。在图12中，结合截面图示意性示出了电耦合状态。

比较例中的半导体器件与实施例1中的半导体器件的不同在于：耦合晶体管TR没有被p型半导体区域IDF1围绕。比较例中的半导体器件在其他方面与实施例1中的半导体器件相同。

同样在比较例中的半导体器件中，以与实施例1中的半导体器件相同的方式，n^-型半导体区域LDR1包括n^-型半导体层EPI位于形成耦合晶体管TR的隔离区域SPR的区域SPR1中的部分。

然而，在比较例中的半导体器件中，不像在实施例1中的半导体器件，源极区域SO1、resurf层RSF1以及漏极区域DR1未被p型半导体区域IDF1围绕。即，耦合晶体管TR未被p型半导体区域IDF1围绕。由此，隔离区域SPR的区域SPR1为形成耦合晶体管TR的区域，但不是被p型半导体区域IDF1围绕的区域。注意，在n^-型半导体区域LDR2相对于插入在n^-型半导体区域LDR2与控制栅极电极CG之间的源极区域SO2与控制栅极电极CG相对的部分中，形成p型半导体区域IDF1。

同样在比较例中的半导体器件中，以与实施例1中的半导体器件相同的方式，在隔离区域SPR的区域SPR2中形成整流元件HRD。

如图12所示，在比较例中的半导体器件中，形成寄生双极晶体管PBT1。寄生双极晶体管PBT1为pnp双极晶体管。寄生双极晶体管PBT1具有作为集电极的p型半导体区域IDF2和BIDF，具有作为基极的n^-型半导体区域LDR1和LDR2以及n型半导体区域DNW2和整流元件HRD的源极区域SO2，并且具有作为发射极的漏极区域DR1和耦合晶体管TR的resurf层RSF1。

同样地，在比较例中的半导体器件中，形成寄生二极管PD1。寄生二极管PD1具有作为阳极的漏极区域DR1和耦合晶体管TR的resurf层RSF1，并且具有作为阴极的n^-型半导体区域LDR1和LDR2以及n型半导体区域DNW2和整流元件HRD的源极区域SO2。

将考虑以下情况：如上所述，电源电势VB(在电荷存储在电容元件BSC中时)应用于耦合晶体管TR的源极区域SO1，并且耦合晶体管TR进入接通状态。此时漏极区域DR1和resurf层RSF1中的每一个中的电势为等于输出电势VOUT的电势(例如，20V)。另一方面，向整流元件HRD的源极区域SO2，供应在耦合晶体管TR处于接通状态时低于漏极区域DR1和resurf层RSF1中的每一个中的电势的电源电势(例如，15V)。作为结果，寄生双极晶体管PBT1工作，并且漏电流LC2流动。否则，寄生二极管PD1工作，并且漏电流LC2流动。

简略地，比较例中的半导体器件具有延伸形成在区域SPR1和SPR2上方的寄生双极晶体管PBT1或寄生二极管PD1。因此，在比较例中的半导体器件中，漏电流LC1或LC2流过从区域SPR1到区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

即，在比较例中的半导体器件中，在以混合关系嵌入的半导体元件和由p沟道MOSFET制成的耦合晶体管之间形成的寄生双极晶体管PBT1或寄生二极管PD1可以工作，并且漏电流可以流过寄生双极晶体管PBT1或寄生二极管PD1，劣化半导体器件的性能。

<实施例1的主要特性特征和效果>

在实施例1中的半导体器件中，源极区域SO1、resurf层RSF1以及漏极区域DR1被p型半导体区域IDF1围绕。因此，耦合晶体管TR被p型半导体区域IDF1围绕。另外，区域SPR1包括被p型半导体区域IDF1围绕的区域和形成p型半导体区域IDF1的区域。

在实施例1中的半导体器件中，不像比较例中的半导体器件，作为寄生双极晶体管PBT1(参见图8)的基极位于区域SPR1中的部分的n^-型半导体区域LDR1由p型半导体区域IDF1与各作为寄生双极晶体管PBT1的基极位于区域SPR2中的部分的n^-型半导体区域LDR2、n型半导体区域DNW2以及源极区域SO2隔离。因此，在实施例1中的半导体器件中，不像比较例中的半导体器件，即使在向整流元件HRD的源极区域SO2供应在耦合晶体管TR处于接通状态时低于漏极区域DR1和resurf层RSF1中的每一个中的电势的电源电势VCC时，寄生双极晶体管PBT1也不太可能工作。

同样地，在实施例1中的半导体器件中，不像比较例中的半导体器件，作为寄生二极管PD1(参见图8)位于区域SPR1中的部分的n^-型半导体区域LDR1由p型半导体区域IDF1与各作为寄生二极管PD1位于区域SPR2中的部分的n^-型半导体区域LDR2、n型半导体区域DNW2以及源极区域SO2隔离。因此，在实施例1中的半导体器件中，不像在比较例中的半导体器件中，即使在向整流元件HRD的源极区域SO2供应在耦合晶体管TR处于接通状态时低于漏极区域DR1和resurf层RSF1中的每一个中的电势的电源电势VCC时，寄生二极管PD1也不太可能工作。

因此，在实施例1中的半导体器件中，可以比比较例中的半导体器件更可靠地防止或抑制漏电流LC1和LC2(参见图8)流过从区域SPR1到区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。这允许以接近和混合关系安装由作为电平移位器的p型MOSFET制成的耦合晶体管TR和半导体元件(诸如，例如整流元件HRD)。

即，根据实施例1，即使在以接近和混合关系安装由作为电平移位器的p型MOSFET制成的耦合晶体管TR和半导体元件(诸如，例如整流元件HRD)时，也可以提高半导体器件的性能。

图13是示出了流动在寄生双极晶体管中的漏电流的电压依赖关系的曲线图。图13示出了耦合晶体管TR的漏极区域DR1与低压电源LV之间的电压V与在耦合晶体管TR处于接通状态时流动在耦合晶体管TR的漏极区域DR1与低压电源LV之间的电流I的关系。

如图7至图10所示，整流元件HRD的源极区域SO2电耦合到具有电源电势VCC的低压电源LV。因此，图13示出了比较例与实施例1中的每一个中漏极区域DR1与源极区域SO2之间的电压V与在耦合晶体管TR处于接通状态时流动在漏极区域DR1与源极区域SO2之间的电流I之间的关系。流动在漏极区域DR1与源极区域SO2之间的电流I为流动在寄生二极管PD1中的电流，并且还是流动在寄生双极晶体管PBT1的发射极与基极之间的基极电流。

如图13所示，在比较例中的半导体器件中，即使在电压V在0V附近时，电流I也随着电压V的增大而迅速增大。这意味着在比较例中的半导体器件中，寄生双极晶体管PBT1或寄生二极管PD1工作以允许泄漏电流流动。

另一方面，在实施例1中的半导体器件中，当电压V处于不少于大约30V的范围内时，电流I随着电压V的增大而增大。然而，当电压V处于少于大约30V的范围内时，电流I随着电压V的增大而几乎不增大。这意味着如上所述，在实施例1中的半导体器件中，从区域SPR1到区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1不工作。

优选地，p型半导体区域IDF1包括在平面图中位于resurf层RSF1和漏极区域DR1在Y轴方向上的一侧(在图8中的上侧)的部分PT1。p型半导体区域IDF1还包括在平面图中位于resurf层RSF1和漏极区域DR1在与X轴方向上的一侧相对的一侧(图8中的左侧)的部分PT2。p型半导体区域IDF1还包括在平面图中位于resurf层RSF1和漏极区域DR1在与Y轴方向上的一侧相对的一侧(图8中的下侧)的部分PT3。p型半导体区域IDF1的部分PT1、PT2以及PT3一体形成。

如上所述，在区域SPR2中，作为寄生双极晶体管PBT1的集电极的p型半导体区域IDF2形成在n^-型半导体区域LDR2位于比低压电路区域LSR更靠近控制栅极电极CG的部分(图8中的左侧)中。因此，寄生双极晶体管PBT1或寄生二极管PD1中的电流路径局部主要位于耦合晶体管TR在Y轴方向上的一侧(图8中的上侧)、耦合晶体管TR与X轴方向上的一侧相对的侧(图8中的左侧)以及耦合晶体管TR与Y轴方向上的一侧相对的侧(图8中的下侧)。因此，例如，当n^-型半导体区域LDR1中的电势等于n^-型半导体区域LDF1中的电势时，还可以不形成p型半导体区域IDF1位于X轴方向上的一侧(图8中的右侧)的部分PT4，并且一体形成部分PT1、PT2以及PT3。同样在这种情况下，可以可靠地防止或抑制漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

更优选地，p型半导体区域IDF1包括在平面图中位于X轴方向上的一侧(图8中的右侧)的部分PT4。p型半导体区域IDF1的部分PT1、PT2、PT3以及PT4一体形成。在这种情况下，可以更可靠地防止或抑制漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

注意，此时，整流元件HRD的源极区域SO2、控制栅极电极CG、resurf层RSF2以及漏极区域DR2中的每一个形成在n^-型半导体区域LDR2位于例如部分PT1在Y轴方向上的一侧(图8中的上侧)的部分，以与部分PT1隔开。同样地，p型半导体区域IDF2形成在n^-型半导体区域LDR2位于例如部分PT1在区域SPR2中在Y轴方向上的一侧(图8中的上侧)的部分中，以与基底BSE接触。

优选地，p型半导体区域IDF1与基底BSE接触。同样在这种情况下，可以可靠地防止或抑制漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

注意，在最优选的情况下，整个p型半导体区域IDF1一体形成，并且一体形成的p型半导体区域IDF1围绕耦合晶体管TR的整个外围，并且使其整个外围与基底BSE接触。在这种情况下，可以完全防止漏电流流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

注意，如图8所示，在实施例1中的半导体器件中，形成寄生双极晶体管PBT2。寄生双极晶体管PBT2为pnp双极晶体管。寄生双极晶体管PBT2具有作为集电极的p型半导体区域IDF1，具有作为基极的n^-型半导体区域LDR1，并且具有作为发射极的耦合晶体管TR的漏极区域DR1和resurf层RSF1。

优选地，背栅极BG经由作为接线的源极电极SOE1电耦合到源极区域SO1。这允许供应给作为发射极的漏极区域DR1和resurf层RSF1的电势等于供应给作为寄生双极晶体管PBT2中的基极的n^-型半导体区域LDR1的电势。这可以防止寄生双极晶体管PBT2工作。因此，可以防止漏电流LC3流过寄生双极晶体管PBT2。

同样地，如图8所示，在实施例1中的半导体器件中，形成寄生双极晶体管PBT3。寄生双极晶体管PBT3为npn双极晶体管。寄生双极晶体管PBT3具有作为集电极的n^-型半导体区域LDR1，具有作为基极的p型半导体区域IDF1，并且具有作为发射极的n^-型半导体区域LDR2以及n型半导体区域DNW2和整流元件HRD的源极区域SO2。

然而，在实施例1中的半导体器件中，向作为发射极的n^-型半导体区域LDR2以及n型半导体区域DNW2和整流元件HRD的源极区域SO2，供应电源电势VCC，并且向作为基极的p型半导体区域IDF1供应作为低于向发射极供应的电势的电势的0V(即，地电势)。因此，寄生双极晶体管PBT3不工作。因此，可以防止或抑制漏电流LC4流过寄生双极晶体管PBT3。

图14是示出了流动在寄生双极晶体管中的漏电流的电压依赖关系的曲线图。图14示出了实施例1中的、耦合晶体管TR的源极区域SO1与低压电源LV之间的电压V与在流动在耦合晶体管TR的源极区域SO1与低压电源LV之间的电流I的关系。

如图7至图10所示，整流元件HRD的源极区域SO2电耦合到具有电源电势VCC的低压电源LV。同样地，如上所述，源极区域SO1经由作为接线的源极电极SOE1电耦合到耦合晶体管TR的背栅极BG。因此，图13示出了源极区域SO1与SO2之间的电压V与在耦合晶体管TR处于接通状态时流动在源极区域SO1与SO2之间的电流I之间的关系。流动在源极区域SO1与SO2之间的电流I为流动在寄生双极晶体管PBT3的集电极与发射极之间的集电极电流。

如图14所示，在寄生双极晶体管PBT3中，当电压V处于不少于大约40V的范围内时，电流I随着电压V的增大而增大。然而，当电压V处于少于大约40V的范围内时，电流I随着电压V的增大而几乎不增大。这意味着，在实施例1中的半导体器件中，寄生双极晶体管PBT3不工作，并且漏电流IC4不流动。

图15是实施例1中的半导体器件的主要部分截面图。图15是沿着图8中的线C-C的截面图。

如上所述，p型半导体区域IDF1在平面图中与resurf层RSF1隔开。即，p型半导体区域IDF1的部分PT1、PT2、PT3以及PT4在平面图中与形成在区域SPR1中的resurf层RSF1隔开。p型半导体区域IDF1的部分PT1、PT2、PT3以及PT4在平面图中还与形成在区域SPR2中的resurf层RSF2隔开。

即，如图15所示，部分PT3与形成在区域SPR1中的resurf层RSF1和形成在区域SPR2中的表面电场层RSF2中的每一个隔开。这里假定resurf层RSF1与部分PT3之间在Y轴方向上的距离(参见图8)(即，n^-型半导体区域LDR1插入resurf层RSF1与部分PT3之间的部分在Y轴方向上的宽度(参见图8))为宽度Wn1。还假定，部分PT3在Y轴方向上的宽度为宽度Wp。

在向p型半导体区域IDF1供应0V的情况下，即使在向源极区域SO1供应的电势充分低于电源电势VT时，优选的是充分减小宽度Wn1和Wp，以便充分耗尽resurf层RSF1与p型半导体区域IDF1之间的n^-型半导体区域LDR1和p型半导体区域IDF1中的每一个。这允许半导体元件(诸如形成在区域SPR1中的耦合晶体管TR和形成在区域SPR2中的整流元件HRD)彼此可靠电隔离。具体地，宽度Wn1和Wp中的每一个可以减小到例如大约3μm-10μm。

另一方面，假定n^-型半导体层EPI位于resurf层RSF2与部分PT3之间的部分(参见图8)在Y轴方向上的宽度为宽度Wn2。在向p型半导体区域IDF1供应0V的情况下，即使在向源极区域SO1供应的电势充分低于电源电势VT时，优选的是充分减小宽度Wn2和Wp，以便充分耗尽resurf层RSF2与p型半导体区域IDF1之间的n^-型半导体层EPI与p型半导体区域IDF1中的每一个。这允许半导体元件(诸如形成在区域SPR1中的耦合晶体管TR和形成在区域SPR2中的整流元件HRD)彼此可靠电隔离。具体地，宽度Wn2和Wp中的每一个可以减小到例如大约3μm-10μm。

<实施例1中的半导体器件的修改例>

接着，将给出实施例1中的半导体器件的修改例的描述。图16是实施例1中的半导体器件的修改例的截面图。注意，图16是等效于实施例1中的图5的截面图的截面图。

本修改例中的半导体器件与实施例1中的半导体器件的不同在于：整流元件HRD具有代替完全耗尽型MOSFET的不是n沟道完全耗尽型MOSFET的n沟道MOSFET和二极管。本修改例中的半导体器件在其他方面与实施例1中的半导体器件相同，因此省略其描述。

类似于实施例1中的整流元件HRD，本修改例中的整流元件HRD具有n^-型半导体区域LDR2、控制栅极电极CG、作为n⁺型半导体区域的源极区域SO2、作为n⁺型半导体区域的漏极区域DR2以及作为p型半导体区域的resurf层RSF2。

另一方面，不像实施例1中的整流元件HRD，本修改例中的整流元件HRD具有p⁺型半导体区域HDF4和p型半导体区域DPW。p⁺型半导体区域HDF4中的p型杂质浓度高于p型半导体区域DPW中的p型杂质浓度。

p型半导体区域DPW形成在n^-型半导体区域LDR2位于控制栅极电极CG更靠近低压电路区域SLR的部分下方的部分的上层部分中，并且形成在n^-型半导体区域LDR2位于比控制栅极电极CG更靠近低压电路区域LSR的部分的上层部分中。源极区域SO2形成在p型半导体区域DPW位于更靠近控制栅极电极CG的部分的上层部分中。p⁺型半导体区域HDF4形成在p型半导体区域DPW相对于插入在p型半导体区域DPW与控制栅极电极CG之间的源极区域SO2与控制栅极电极CG相对的部分的上层部分中。源极区域SOE2经由作为延伸穿过层间绝缘膜的耦合电极的接触SCNT4电耦合到p⁺型半导体区域HDF4。

n^-型半导体区域LDR2、控制栅极电极CG、源极区域SO2、p型半导体区域DPW以及漏极区域DR2形成n沟道MISFET。另一方面，p⁺型半导体区域HDF4、p型半导体区域DPW、n^-型半导体区域LDR2以及漏极区域DR2形成二极管。

p⁺型半导体区域HDF4经由接触SCNT4、源极电极SOE2以及接触SCNT3电耦合到源极区域SO2。因此，在本修改例中，整流元件HRD具有彼此并联耦合的n沟道MOSFET和二极管。

同样在本修改例中的半导体器件中，以与比较例中的半导体器件相同的方式，形成寄生双极晶体管PBT1(参见图8)。寄生双极晶体管PBT1为pnp双极晶体管。寄生双极晶体管PBT1具有作为集电极的p型半导体区域IDF2和BIDF，具有作为基极的n^-型半导体区域LDR1和LDR2以及整流元件HRD的源极区域SO2，并且具有作为发射极的耦合晶体管TR的漏极区域DR1和resurf层RSF1。因此，在耦合晶体管TR未被p型半导体区域IDF1围绕的情况下，寄生双极晶体管PBT1工作使得泄漏电流LC1(参见图8)流动。

然而，同样在本修改例中的半导体器件中，以与实施例1中的半导体器件相同的方式，耦合晶体管TR由p型半导体区域IDF1围绕。因此，同样在本修改例中的半导体器件中，作为寄生双极晶体管PBT1的基极位于区域SPR1中的部分(参见图8)的n^-型半导体区域LDR1和各作为寄生双极晶体管PBT1的基极位于区域SPR2中的部分(参见图8)的n^-型半导体区域LDR2和源极区域SO2由p型半导体区域IDF1彼此隔离。因此，同样在本修改例中的半导体器件中，以与实施例1中的半导体器件相同的方式，寄生双极晶体管PBT1不太可能工作。

作为结果，同样在本修改例中的半导体器件中，以与实施例1中的半导体器件相同的方式，可以比比较例中的半导体器件更可靠地防止或抑制漏电流LC1(参见图8)流过从区域SPR1向区域SPR2延伸形成的寄生双极晶体管PBT1。

<制造实施例1中的半导体器件的方法>

接着，将给出制造实施例1中的半导体器件的方法的描述。图17至图21是实施例1中的半导体器件在其制造过程期间的主要部分截面图。注意，图17至图21是等效于图4的截面图的截面图。

首先，如图17所示，提供作为半导体衬底的基底BSE。基底BSE具有高压电路区域HSR、绝缘区域SPR以及低压电路区域LSR，这些区域作为上表面TS(上表面TS作为基底BSE的主表面)的部分区域。基底BSE例如由硅(Si)单晶体底制成。注意，图17示出了要形成耦合晶体管TR(参见图21)的隔离区域SPR的区域SPR1中的截面。

接着，如图17所示，在作为基底BSE的主表面的上表面TS上方，形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，将n型杂质由离子注入方法注入到基底BSE中。在去除抗蚀剂图案之后，基底BSE经受热处理。由此，在高压电路区域HSR中，在基底BSE的上层部分中形成作为n型半导体区域的嵌入扩散层BDF。

接着，如图18所示，在基底BSE上方，外延生长n^-型半导体层EPI。由此，形成包括作为p型半导体衬底的基底BSE和形成在基底BSE上方的n^-型半导体层EPI的衬底SUB。此时，形成n^-型半导体区域LDR1，包括n^-型半导体层EPI位于要形成耦合晶体管TR(参见图21)的隔离区域SPR的区域SPR1中的部分。同样地，形成包括n^-型半导体层EPI位于高压电路区域HSR中的部分的n^-型半导体区域LDF1，并且形成包括n^-型半导体层EPI位于低压电路区域LSR中的部分的n^-型半导体区域LDF2。

接着，如图18所示，在衬底SUB上方，形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，将p型杂质由离子注入方法注入到衬底SUB中，然后去除抗蚀剂图案。由此，在隔离区域SPR的区域SPR1中，p型半导体区域IDF1被形成在n^-型半导体区域LDR1中。优选地，p型半导体区域IDF1与基底BSE接触。注意，图18示出了p型半导体区域IDF1的部分PT2和PT4。

接着，如图18所示，在衬底SUB上方，形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，将p型杂质由离子注入方法注入到衬底SUB中，然后去除抗蚀剂图案。由此，在隔离区域SPR的区域SPR1中，在n^-型半导体区域LDR1的上层部分中，形成作为p型半导体区域的resurf层RSF1。

接着，如图18所示，在衬底SUB上方，形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，将n型杂质由离子注入方法注入到半导体衬底SUB中。然后去除抗蚀剂图案。由此，在隔离区域SPR的区域SPR1中，在n^-型半导体区域LDR1的上层部分中，形成n型半导体区域DNW1。

此时，衬底SUB经受热处理，使得引入到嵌入扩散层BDF中的n型杂质被扩散。作为结果，在高压电路区域HSR中，嵌入扩散层BDF还形成在n^-型半导体区域LDF1的下层部分中。

接着，如图19所示，在衬底SUB上方，由例如LOCOS方法形成隔离膜EI。隔离膜EI例如由二氧化硅(SiO2)膜制成。此时，在隔离区域SPR的区域SPR1中，在resurf层RSF1上方、n^-型半导体区域LDR1上方以及p型半导体区域IDF1上方形成隔离膜EI。另一方面，在高压电路区域HSR和低压电路区域LSR中，在n^-型半导体区域LDF1和LDF2上方形成隔离膜EI。

接着，热氧化衬底SUB的上表面。作为结果，在区域SPR1未形成隔离膜EI的区域中，在n^-型半导体区域LDR1上方形成用于栅极绝缘膜的绝缘膜。接着，在用于栅极绝缘膜的绝缘膜上方和隔离膜EI上方，形成并图案化例如由多晶硅制成的导电膜。由此，如图20所示，在区域SPR1中的n^-型半导体区域LDR1上方，经由栅极绝缘膜GI1形成栅极电极GE，并且经由这绝缘膜GI2形成场板电极FP1。注意，在隔离膜EI位于resurf层RSF1上方的部分上方，还可以形成例如由铝(Al)制成的场板电极RFP。场板电极RFP包括多个部分电极RFP1。

接着，如图21所示，在衬底SUB上方，形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，将n型杂质由离子注入方法注入到衬底SUB中，然后去除抗蚀剂图案。由此，在隔离区域SPR的区域SPR1中，作为n⁺型半导体区域的背栅极BG形成在n型半导体区域DNW1的上层部分中，而在高压电路区域HSR中，n⁺型半导体区域形成在n^-型半导体区域LDF1的上层部分中。

接着，如图21所示，在衬底SUB上方，形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，将p型杂质由离子注入方法注入到衬底SUB中，然后去除抗蚀剂图案。由此，在隔离区域SPR的区域SPR1中，作为p⁺型半导体区域的源极区域SO1形成在n型半导体区域DNW1的上层部分中，作为p⁺型半导体区域的漏极区域DR1形成在resurf层RSF1的上层部分中，并且p⁺型半导体区域HDF1形成在p型半导体区域IDF1的上层部分中。

此时，栅绝缘膜GI1、栅极电极GE、resurf层RSF1、源极区域SO1以及漏极区域DR1形成耦合晶体管TR。

接着，如图4所示，在隔离区域SPR的区域SPR1中，层间绝缘膜IL1形成在衬底SUB上方，以便覆盖源极区域SO1、背栅极BG、栅极电极GE、场板电极RFP和FP1、漏极区域DR1以及p⁺型半导体区域HDF1。层间绝缘膜IL1例如由二氧化硅(SiO2)制成。此时，在高压电路区域HSR和低压电路区域SLR中，层间绝缘膜IL1形成在衬底SUB上方，以便覆盖n⁺型半导体区域HDF2和p⁺型半导体区域HDF1。

接着，如图4所示，在隔离区域SPR的区域SPR1中，接触SCNT1、SCNT2、GCNT1、FCNT1、FCNT2、DCNT1以及CNT1被形成为延伸穿过层间绝缘膜IL1。此时，在高压电路区域HSR中，接触CNT2被形成为延伸穿过层间绝缘膜IL1。

接触SCNT1电耦合到源极区域SO1，而接触SCNT2电耦合到背栅极BG。接触GCNT1电耦合到栅极电极GE。接触FCNT1电耦合到场板电极FP1，而接触FCNT2电耦合到场板电极RFP。接触DCNT1电耦合到漏极DR1。接触CNT1电耦合到p⁺型半导体区域HDF1，而接触CNT2电耦合到n⁺型半导体区域HDF2。

接着，如图4所示，在隔离区域SPR的区域SPR1中，形成源极电极SOE1、栅极板电极GP1、场板电极FE、漏极电极DRE1以及电极SUE1。源极电极SOE1、栅极板电极GP1、场板电极FE、漏极电极DRE1以及电极SUE1中的每一个例如由铝(Al)制成。此时，在高压电路区域HSR中，形成电极EL1。注意，在源极电极SOE1、栅极板电极GP1、场板电极FE、漏极电极DRE1以及电极SUE1中的任意相邻两个之间，形成层间绝缘膜IL2。

源极电极SOE1电耦合到接触SCNT1和SCNT2。栅极板电极GP1电耦合到接触GCNT1。场板电极FE电耦合到接触FCNT2。漏极电极DRE1电耦合到接触FCNT1和DCNT1。电极SUE1电耦合到接触CNT1。电极EL1电耦合到接触CNT2。

注意，通过执行使用图17至图21描述的工艺步骤，在隔离区域SPR的区域SPR1(参见图5)中，形成整流元件(参见图5)，但省略其图示。同样地，通过执行使用图17至图21描述的处理步骤，在高压电路区域HSR中，形成包括在高侧驱动电路HDC(参见图2)中的半导体元件(诸如，例如晶体管)，而在低压电路区域LSR中，形成包括在信号处理电路LGC和低侧驱动电路LDC(参见图2)中的半导体元件(诸如，例如晶体管)。由此，形成使用图2至图5描述的实施例1中的半导体器件SD。

(实施例2)

在实施例1中，给出了耦合晶体管TR被p型半导体区域IDF1围绕的示例的描述。另一方面，在实施例2中，将给出耦合晶体管TR被DTI(深沟槽隔离)结构围绕的示例的描述。

实施例2中的半导体器件除了耦合晶体管TR被DTI结构围绕之外与实施例1中的半导体器件相同。因此，省略实施例2中的半导体器件的描述。

<实施例2中的半导体器件>

接着，将给出实施例2中的半导体器件的描述。图22和图23是实施例2中的半导体器件的主要部分平面图。图24是实施例2中的半导体器件的主要部分截面图。

图22示出了耦合晶体管TR的外围。图23以放大关系示出了图22中的耦合晶体管TR的外围。在图22和图23中，连同平面图示意性示出了耦合晶体管TR的电耦合的状态。图24是沿着图22和图23中的每一个中的线A-A的截面图。注意，沿着图22和图23中的每一个中的线B-B的截面图与图5中所示的截面图相同。

同样在实施例2中的半导体器件中，以与实施例1中的半导体器件相同的方式，n^-型半导体区域LDR1包括n^-型半导体层EPI位于形成耦合晶体管TR的隔离区域SPR的区域SPR1中的部分。隔离区域SPR中除了区域SPR1之外的区域是区域SPR2。

在实施例2中的半导体器件中，不像在实施例1中的半导体器件，源极区域SO1、resurf层RSF1以及漏极区域DR1被作为p型半导体区域IDF1的替代的DTI结构DT围绕。即，耦合晶体管TR被DTI结构DT围绕。

如图23和图24所示，DTI结构DT包括沟槽部分TRP和绝缘膜DIF，该沟槽部分TRP作为被形成为从n^-型半导体层EPI的上表面延伸至n^-型半导体层EPI中的至少深度位置中间的开口；该绝缘膜DIF被嵌入在沟槽部分TRP中。作为开口的沟槽部分TRP在平面图中形成在n^-型半导体区域LDR1围绕源极区域SO1、resurf层RSF1以及漏极区域DR1的部分中，以与源极区域SO1、resurf层RSF1以及漏极区域DR1中的每一个隔开。隔离区域SPR的区域SPR1包括被绝缘膜DIF围绕的区域和形成绝缘膜DIF的区域。

在图24中所示的示例中，绝缘膜DIF不与层间绝缘膜IL1一体形成。然而，绝缘膜DIF也可以与层间绝缘膜IL1一体形成。绝缘膜DIF位于比耦合晶体管TR更靠近低压电路区域LSR的部分(稍后描述的膜部分FPT2)在平面图中被包括在p型半导体区域IDF1中。

实施例2中的半导体器件的操作与实施例1中的半导体器件的操作相同。

在实施例2中的半导体器件，不像比较例中的半导体器件，作为寄生双极晶体管PBT1的基极位于区域SPR1中的部分的n^-型半导体区域LDR1由绝缘膜DIF与各作为寄生双极晶体管PBT1的基极位于区域SPR2中的部分的n^-型半导体区域LDR2和源极区域SO2隔离。因此，在实施例2中的半导体器件中，以与实施例1中的半导体器件相同的方式，即使在向整流元件HRD的源极区域SO2供应在耦合晶体管TR处于接通状态时低于漏极区域DR1和resurf层RSF1中的电势的电源电势VCC时，寄生双极晶体管PBT1也不太可能工作。

同样地，在实施例2中的半导体器件中，不像比较例中的半导体器件，作为寄生二极管PD1位于区域SPR1中的部分的n^-型半导体区域LDR1由绝缘膜DIF与各作为寄生二极管PD1位于区域SPR2中的部分的n^-型半导体区域LDR2和源极区域SO2隔离。因此，在实施例2中的半导体器件中，以与实施例1中的半导体器件相同的方式，即使在向整流元件HRD的源极区域SO2供应在耦合晶体管TR处于接通状态时低于漏极区域DR1和resurf层RSF1中的电势的电源电势VCC时，寄生二极管PD1也不太可能工作。

因此，在实施例2中的半导体器件中，以与实施例1中的半导体器件相同的方式，可以防止或抑制漏电流LC1或LC2流过从区域SPR1向区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。这允许以贴近和混合关系安装作为由p型MOSFET制成的电平降低移位器的耦合晶体管TR和半导体元件(诸如，例如整流元件HRD)。

即，根据实施例2，即使在以贴近和混合关系安装作为由p型MOSFET制成的电平降低移位器的耦合晶体管TR和半导体元件(诸如，例如整流元件HRD)时，也可以提高半导体器件的性能。

优选地，绝缘膜DIF包括在平面图中位于Y轴方向上的一侧(图23中的上侧)的膜部分FPT1、在平面图中位于与X轴方向上的一侧相对的一侧(图23中的左侧)的膜部分FPT2以及在平面图中位于与Y轴方向上的一侧相对的侧(图23中的下侧)的膜部分FPT3。绝缘膜DIF的膜部分FPT1、FPT2以及FPT3一体形成。

此时，作为开口的沟槽部分TRP包括在平面图中位于resurf层RSF1和漏极区域DR1在Y轴方向上的一侧(图23中的上侧)的部分TRP1。作为开口的沟槽部分TRP还包括在平面图中resurf层RSF1和漏极区域DR1与X轴方向上的一侧相对的一侧的部分TRP2。作为开口的沟槽部分TRP还包括在平面图中位于与Y轴方向上的这一侧相对的一侧(图23中的下侧)的部分TRP3。沟槽部分TRP的部分TRP1、TRP2以及TRP3一体形成。膜部分FPT1嵌在部分TRP1中。膜部分FPT2嵌在部分TRP2中。膜部分FPT3嵌在部分TRP3中。

同样在这种情况下，可以在例如n^-型半导体区域LDR1中的电势等于n^-半导体区域LDF1中的电势时可靠地防止或抑制漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

更优选地，绝缘膜DIF包括在平面图中位于X轴方向上的一侧(图23中的右侧)的膜部分FPT4。绝缘膜DIF的膜部分FPT1、FPT2、FPT3以及FPT4一体形成。此时，沟槽部分TRP包括在平面图中位于X轴方向上的一侧(图23中的右侧)的部分TRP4。沟槽部分TRP的部分TRP1、TRP2、TRP3以及TRP4一体形成。膜部分FPT4嵌入在部分TRP4中。

在这种情况下，可以更可靠地防止或抑制漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

注意，此时，整流元件HRD的源极区域SO2、控制栅极电极CG、resurf层RSF2以及漏极区域DR2中的每一个形成在例如n^-型半导体区域LDR2位于膜部分FPT1在Y轴方向上的一侧(图23中的上侧)的部分中，以与膜部FPT1隔开。源极区域SO2中的n型杂质高于n^-型半导体区域LDR2中的n型杂质。另一方面，在区域SPR2中，p型半导体区域IDF2形成在例如n^-型半导体区域LDR2位于膜部分FPT1在Y轴方向上的一侧(图23中的上侧)的部分中，以与基底BSE接触。

优选地，沟槽部分TRP从隔离膜EI的上表面延伸穿过n^-型半导体区域LDR1且到达基底BSE。此时，形成在沟槽部分TRP中的绝缘膜DIF与基底BSE接触。同样在这种情况下，可以可靠地防止或抑制漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

在最优选的情况下，整个绝缘膜DIF一体形成，并且一体形成的绝缘膜DIF围绕耦合晶体管TR的整个外围，并且使其整个外围与基底BSE接触。在这种情况下，可以完全防止漏电流LC1或LC2流过从区域SPR1至区域SPR2延伸形成的寄生双极晶体管PBT1或寄生二极管PD1。

在实施例1中的半导体器件中，沟槽部分TRP和绝缘膜DIF在与其延伸方向正交的方向上的宽度可以被设置为小于p型半导体区域IDF1在与其延伸方向正交的方向上的宽度。因此，实施例2中的半导体器件可以比实施例1中的半导体器件更容易地减小尺寸。

具体地，实施例2中的半导体器件中的沟槽部分TRP和绝缘膜DIF的宽度可以基于光刻和蚀刻的处理精度被设置为大约1至2μm。另一方面，实施例1中的半导体器件中的p型半导体区域IDF1的宽度可以基于杂质扩散的空间精度被设置为大约5至10μm。

在实施例1中的半导体器件中，根据单独地供应给n^-型半导体区域LDR1和LDR2以及p型半导体区域IDF1的电势，漏电流可能经由n^-型半导体区域LDR1和LDR2以及p型半导体区域IDF1之间的pn结在n^-型半导体区域LDR1和LDR2之间流动。

另一方面，在实施例2中的半导体器件中，不管单独地供应给n^-型半导体区域LDR1和LDR2以及p型半导体区域IDF1的电势如何，都可以防止或抑制漏电流在n^-型半导体区域LDR1和LDR2之间流动。通过增大沟槽部分TRP的宽度，可以提高在高压电路区域HSR与低压电路区域LSR之间提供隔离的隔离区域SPR的介电强度。

注意，实施例1中由通过引入杂质形成的p型半导体区域IDF1施加到n^-型半导体区域LDR1和LDR2的应力可以容易地被设置为小于实施例2中由嵌入在沟槽部分TRP中的隔离膜DIF施加于n^-型半导体区域LDR1和LDR2的应力。

因此，在实施例1中的半导体器件中，可以在比实施例2中的半导体器件更可靠地防止或抑制漏电流LC1或LC2流过寄生双极晶体管PBT1或寄生二极管PD1的同时提高耦合晶体管TR、整流元件HRD等的特性。

注意，同样在实施例2中，以与实施例1中相同的方式，可以防止或抑制漏电流LC3流过寄生双极晶体管PBT2，并且防止或抑制漏电流LC4流过寄生双极晶体管PBT3。

<制造实施例2中的半导体器件的方法>

接着，将给出制造实施例2中的半导体器件的方法的描述。图25和图26是实施例2中的半导体器件在其制造过程期间的主要部分截面图。

在实施例2中的半导体器件的制造过程中，执行与实施例1中使用图17至图21描述的过程步骤相同的过程步骤，直到执行形成半导体区域(诸如源极区域SO1、漏极区域DR1以及背栅极BF)的步骤为止，如图25所示。

注意，在实施例2中，在隔离区域SPR的区域SPR1中，p型半导体区域IDF1不被形成为围绕耦合晶体管TR。因此，如图25所示，在区域SPR1相对于插入在区域SPR1与栅极电极GE之间的源极区域SO1位于与栅极电极GE相对的区域中，不形成p型半导体区域IDF1。

接着，如图26所示，形成沟槽部分TRP。在形成沟槽部分TRP的步骤中，在衬底SUB上方形成抗蚀剂图案(省略其图示)，并且将所形成的抗蚀剂图案用作掩模，衬底SUB被蚀刻为形成从隔离膜EI的上表面延伸穿过n^-型半导体区域LDR1以到达基底BSE的沟槽部分TRP。此时，在区域SPR1相对于插入在区域SPR1与栅极电极GE之间的漏极区域DR1位于与栅极电极GE相对的区域中，沟槽部分TRP的部分TRP2还可以被形成为从隔离膜EI的上表面延伸穿过p型半导体区域IDF1并到达基底BSE，不像沟槽部分TRP的部分TRP4。注意，在形成沟槽部分TRP之后，去除抗蚀剂图案。

接着，如图26所示，绝缘膜DIF被形成为嵌在沟槽部分TRP中。由此，在沟槽部分TRP的部分TRP2中，嵌入绝缘膜DIF的膜部分FPT2，并且在沟槽部分TRP的部分TRP4中，嵌入绝缘膜DIF的膜部分FPT4。绝缘膜DIF例如由二氧化硅(SiO2)制成。注意，绝缘膜DIF还可以与层间绝缘膜IL1一体形成。

然后，执行与使用实施例1中的图4描述的步骤相同的步骤，以形成使用图21至图23描述的实施例2中的半导体器件SD。

虽然基于本发明的实施例直到此时具体描述了由本发明人实现的本发明，但本发明不限于上述实施例。将理解，可以在不偏离本发明的主旨的范围内在本发明中进行各种变化和修改。