1.一种半导体装置，包括：
第一可编程逻辑元件和第二可编程逻辑元件；
垂直布线，置于所述第一可编程逻辑元件与所述第二可编程逻辑元件之间；
水平布线，垂直于所述垂直布线；以及
开关的组，位于所述垂直布线与所述水平布线的交叉点，所述开关的组包括第一至第六开关，
其中：
所述第一开关和所述第二开关配置成确定所述垂直布线与所述水平布线之间的导通；
所述第三开关和所述第四开关配置成确定所述垂直布线与所述水平布线之间的导通；
所述第五开关和所述第六开关配置成分别确定所述垂直布线与所述水平布线的导通，以及
其中所述第一至第六开关的各个包括在沟道形成区中包含氧化物半导体的第一晶体管。
2.根据权利要求1所述的半导体装置，
其中所述第一至第六开关的各个包括：
第二布线；以及
多个电路组，
其中所述多个电路组的各个包括：
第一布线；以及
所述第一晶体管和第二晶体管各包括栅极、源极和漏极，以及
其中：
所述第一晶体管的所述栅极电连接到所述第一布线；
所述第一晶体管的所述源极电连接到所述第二布线；
所述第二晶体管的所述栅极电连接到所述第一晶体管的所述漏极；
所述多个电路组的所述第二晶体管的所述源极彼此电连接；
所述多个电路组的所述第二晶体管的所述漏极彼此电连接；
所述第一可编程逻辑元件电连接到所述多个电路组的所述第二晶体管的所述源极；以及
所述第二可编程逻辑元件电连接到所述多个电路组的所述第二晶体管的所述漏极。
3. 根据权利要求2所述的半导体装置，
其中所述多个电路组的各个还包括电容器和第三布线，以及
其中，在所述多个电路组的各个中，所述电容器的电极中的一个电连接到所述第二晶体管的所述栅极并且所述电容器的所述电极中的另一个电连接到所述第三布线。
4.根据权利要求2所述的半导体装置，其中所述第二晶体管在沟道形成区中包括硅。
5.根据权利要求2所述的半导体装置，其中所述第二晶体管是p沟道晶体管。
6.根据权利要求2所述的半导体装置，其中所述多个电路组的数量为2。
7.一种半导体装置包括：
第一可编程逻辑元件和第二可编程逻辑元件；
垂直布线，置于所述第一可编程逻辑元件与所述第二可编程逻辑元件之间；
水平布线，垂直于所述垂直布线；以及
开关的组，位于所述垂直布线与所述水平布线的交叉点，所述开关的组包括第一至第六开关，
其中：
所述第一开关和所述第二开关配置成确定所述垂直布线与所述水平布线之间的导通；
所述第三开关和所述第四开关配置成确定所述垂直布线与所述水平布线之间的导通；以及
所述第五开关和所述第六开关配置成分别确定所述垂直布线与所述水平布线的导通，
其中所述第一至第六开关的各个包括在沟道形成区中包含氧化物半导体的第一晶体管，
其中所述第一至第六开关的各个包括：
第一布线和第二布线；以及
所述第一晶体管和第二晶体管各包括栅极、源极和漏极，
其中：
所述第一晶体管的所述栅极电连接到所述第一布线；
所述第一晶体管的所述源极电连接到所述第二布线；以及
所述第二晶体管的所述栅极电连接到所述第一晶体管的所述漏极，
其中所述第一可编程逻辑元件电连接到所述第二晶体管的所述源极，以及
其中所述第二可编程逻辑元件电连接到所述第二晶体管的所述漏极。
8. 根据权利要求7所述的半导体装置，
其中所述第一至第六开关的各个还包括电容器和第三布线，以及
其中所述电容器的电极中的一个电连接到所述第二晶体管的所述栅极并且所述电容器的所述电极中的另一个电连接到所述第三布线。
9.根据权利要求7所述的半导体装置，其中所述第二晶体管在沟道形成区中包括硅。
10.根据权利要求7所述的半导体装置，其中所述第二晶体管是p沟道晶体管。
11.一种半导体装置包括：
第一可编程逻辑元件和第二可编程逻辑元件；
垂直布线，置于所述第一可编程逻辑元件与所述第二可编程逻辑元件之间；
水平布线，垂直于所述垂直布线；以及
开关的组，位于所述垂直布线与所述水平布线的交叉点，所述开关的组包括第一至第六开关，
其中：
所述第一开关和所述第二开关配置成确定所述垂直布线与所述水平布线之间的导通；
所述第三开关和所述第四开关配置成确定所述垂直布线与所述水平布线之间的导通；以及
所述第五开关和所述第六开关配置成分别确定所述垂直布线与所述水平布线的导通，
其中所述第一至第六开关的各个包括在沟道形成区中包含氧化物半导体的第一晶体管，
其中所述第一至第六开关的各个包括：
第一布线和第二布线；以及
所述第一晶体管、第二晶体管和第三晶体管各包括栅极、源极和漏极，
其中：
所述第一晶体管的所述栅极电连接到所述第一布线；
所述第一晶体管的所述源极电连接到所述第二布线；
所述第二晶体管的所述栅极电连接到所述第一晶体管的所述漏极；以及
所述第三晶体管的所述源极电连接到所述第二晶体管的所述漏极，
其中所述第一可编程逻辑元件电连接到所述第二晶体管的所述源极，以及
其中所述第二可编程逻辑元件电连接到所述第三晶体管的所述漏极。
12. 根据权利要求11所述的半导体装置，
其中所述第一至第六开关的各个还包括第三布线，以及
其中所述第三晶体管的所述栅极电连接到所述第三布线。
13.根据权利要求11所述的半导体装置，其中所述第二晶体管和所述第三晶体管的各个在沟道形成区中包括硅。
14.根据权利要求11所述的半导体装置，其中所述第二晶体管和所述第三晶体管的各个是p沟道晶体管。