具有掩埋隔离层的衬底及其形成方法与流程

本发明总体上涉及半导体处理，并且在特殊实施例中，涉及具有掩埋隔离层的衬底及其形成方法。

背景技术：

半导体器件被使用在各种电子和其他应用中。半导体器件包括集成电路或分立器件等，其通过在半导体晶片之上沉积一个或多个类型的材料薄膜并且图案化材料薄膜而在半导体晶片上形成以形成集成电路。

半导体器件在通常是块材半导体晶片的半导体晶片上制造。块材半导体晶片使用直拉、区熔或其他工艺形成。绝缘体上半导体(SOI)衬底是得到普及的另一类型衬底。由于改进的器件区域隔离的可能性，这些衬底越来越受到喜爱并且导致具有减少的泄漏电流和寄生效应的器件。然而，制造SOI晶片需要对块材晶片的附加处理。例如，SOI晶片使用诸如SIMOX工艺的氧注入工艺或使用诸如智能剥离(Smart Cut)工艺的晶片键合工艺形成，在晶片键合工艺中，两个晶片被键合在一起。因此，生产SOI晶片的加工成本比传统块材晶片高很多。附加地，由于制造工艺的困难，这些晶片的供应是有限的。此外，使用传统接触形成工艺，SOI晶片的底层不能被电接触。

技术实现要素：

根据本发明的一个实施例，一种用于制造半导体器件的方法包括在第一横向外延过生长区域中形成开口以暴露在开口内的半导体衬底的表面。该方法还包括在开口内的半导体衬底的暴露的表面处，形成绝缘区域；以及使用横向外延生长工艺，使用第二半导体材料填充开口以形成第二横向外延过生长区域。

根据本发明的一个备选实施例，一种用于制造半导体器件的方法，该方法包括使用各向异性蚀刻工艺在半导体衬底中形成多个第一开口和多个柱。多个第一开口中的每一个与多个第一开口中的另一个被多个柱中的一个分隔开。该方法还包括使用各向同性蚀刻工艺，通过通过多个第一开口延伸，在半导体衬底中形成多个第二开口；处理在多个第二开口处的半导体衬底的暴露的表面以形成保形衬垫；以及使用横向外延生长工艺，从半导体衬底的多个柱在多个第一开口中，生长横向外延过生长区域。

根据本发明的一个备选实施例，一种方法包括在半导体衬底之上形成多个掩模区域。多个掩模区域暴露半导体衬底的部分同时覆盖半导体衬底的其他部分。使用横向外延生长工艺，横向外延过生长区域通过半导体衬底的暴露的表面而形成。该方法还包括在横向外延过生长区域中形成多个开口；以及在横向外延过生长区域中形成掩埋腔。

附图说明

为了更加完整地理解本发明及其优点，现在参考结合附图的以下描述，其中：

图1A、图1B、图2A、图2B、图2C、图3A、图3B、图3C、图3D、图3E、图4、图5和图6图示了制造根据本发明的实施例的半导体器件的一个实施例，该半导体器件包括掩埋绝缘层，

其中图1A图示在形成第一掩模之后的半导体衬底的横截面图，

其中图1B图示在制造期间半导体衬底的俯视图的示例性实施例，

其中图2A图示在形成横向外延过生长层之后的半导体器件，

其中图2B图示在形成第二掩模以及图案化横向外延过生长层之后的半导体器件，

其中图2C图示在第二掩模中的开口之间形成绝缘层之后的半导体器件，

其中图3A-图3E图示在开口的下表面处形成绝缘层的方法，其中图3A图示在高纵横比开口中形成保形衬垫之后的半导体器件，其中图3B图示在形成保形衬垫之后的半导体器件，其中图3C图示在抛光填充材料之后的半导体器件，其中图3D图示在蚀刻保形衬垫之后的半导体器件，其中图3E图示在去除填充材料之后的半导体器件，

其中图4图示在开口的下表面处形成绝缘层的备选方法，

其中图5图示在第二掩模中的开口之间形成另一横向外延过生长层之后的半导体器件，

其中图6图示在第二横向外延过生长层的平面化之后的半导体器件，

图7A图示根据本发明的一个实施例，在用第二外延过生长层填充之前，半导体器件的开口的俯视截面图；

图7B图示根据本发明的一个实施例，在用第二外延过生长层填充之前，半导体器件的开口的俯视截面图；

图7C图示根据本发明的一个实施例，在用第二外延过生长层填充之前，半导体器件的开口的俯视截面图；

图8-图10图示根据本发明的实施例，在各个制造阶段期间的半导体器件，

其中图8图示在去除绝缘层之后的半导体器件，其中图9图示在开口的底部处形成绝缘层之后的半导体器件，其中图10A和图10B图示根据本发明的一个实施例，在形成嵌入外延层内的腔之后的半导体器件；

图11-图19图示根据本发明的一个备选实施例，在各个制造阶段期间的半导体器件，

其中图11图示在衬底之上形成蚀刻掩模之后的半导体器件，

其中图12图示在衬底中形成深开口之后的半导体器件，

其中图13图示在钝化深开口的侧壁之后的半导体器件，

其中图14图示在各向同性蚀刻工艺之后的半导体器件，

其中图15图示在下部开口上形成侧壁衬垫之后的半导体器件，

其中图16图示在填充下部开口之后的半导体器件，

其中图17图示在从深开口去除侧壁钝化之后的半导体器件，

其中图18图示在使用横向外延过生长层填充深开口之后的半导体器件，

其中图19图示根据本发明的一个实施例，在平面化之后的半导体器件；

图20图示根据本发明的一个实施例，形成到衬底的接触过孔的可能性；

图21图示根据本发明的一个实施例，在切割道处的较薄的外延区域；

图22A-图22B图示根据本发明的一个实施例，在释放蚀刻之后的半导体器件，释放蚀刻导致包括外延层的悬挂结构；以及

图23A-图23B图示根据本发明的一个实施例，针对掩埋隔离区域使用多个层的半导体器件。

具体实施方式

本发明的实施例公开在没有传统SOI晶片的缺点的情况下，形成具有掩埋隔离区域的衬底的各种方法。在各种实施例中，在没有与形成SOI晶片相关联的附加工艺复杂性情况下，形成掩埋隔离区域。有利地，本发明的实施例使用块材半导体晶片作为开始衬底。这避免了传统SOI晶片涉及的较高成本和可用性问题。此外，使用现有可用的工艺步骤以及在没有昂贵工艺步骤或设备的情况下，传统衬底被转换为类SOI衬底。

本发明的各种实施例公开在块材衬底内形成掩埋隔离层的不同方法。以下说明描述各种实施例。将使用图1-图6描述使用横向外延过生长工艺生产掩埋隔离的实施例。将使用图8-图10描述生产掩埋腔和可选地掩埋隔离的另一个实施例。将使用图11-图19描述使用各向同性蚀刻工艺生产掩埋隔离的备选实施例。图7图示俯视图以图示在多个横向外延过生长层之间的可能的结构关系。

图1A、图1B、图2A、图2B、图2C、图3A、图3B、图3C、图3D、图3E、图4、图5和图6图示制造根据本发明的实施例的包括掩埋绝缘层的半导体器件的一个实施例。

图1A图示根据本发明的一个实施例，在形成第一掩模之后的半导体衬底的横截面图。

参照图1A，在各种实施例中，衬底10可以是半导体衬底。在一些实施例中，衬底10可以是半导体块材衬底或绝缘体上半导体衬底。衬底10的一些示例包括块材单晶硅衬底(或在其上生长的或在其中以其他方式形成的层)。在各种实施例中，衬底10可以包括毯覆外延层。在各种实施例中，衬底10可以是硅晶片、锗晶片，或者可以是包括锑化铟、砷化铟、磷化铟、氮化镓、砷化镓、锑化镓或其组合的化合物半导体衬底。在一个实施例中，衬底10可以包括异质外延层，诸如在硅晶片上生长的氮化镓。

在各种实施例中，第一掩模20包括图案化的或结构化的绝缘层。在一个实施例中，第一掩模20可以是氮化物。在另一个实施例中，第一掩模20可以是氧化物。第一掩模20可以通过热氧化或氮化，或者使用诸如化学气相沉积、等离子体气相沉积的气相沉积工艺形成。

在一个实施例中，第一掩模20可以包括硬掩模材料。在各种实施例中，第一掩模20可以包括诸如氮化硅的氮化物材料。在一个或多个实施例中，第一掩模20包括垫氧化层和在垫氧化层之上的氮化硅层。在一个备选实施例中，第一掩模20包括垫氧化层和在垫氧化层之上的氮化硅层。在另一个备选实施例中，第一掩模20包括垫氧化层、在垫氧化层之上的氮化物层以及在氮化物层之上的另一个氧化物层。在又一个备选实施例中，第一掩模20也包括其他材料，诸如碳和非晶材料。

在各种实施例中，第一掩模20可以使用传统光刻来制造，例如，在掩模层之上沉积光刻胶层以及图案化光刻胶及其下方的掩模层。备选地，第一掩模20也可以使用其他技术形成，诸如丝网印刷，以及其他图案化技术。

图1B图示在制造期间，半导体衬底的俯视图的一个示例性实施例。

如在图1B中所图示的，第一掩模20可以覆盖半导体衬底10的大约一半的暴露区域。例如，在一个实施例中，第一掩模20的图案化区域的第一宽度w1与暴露的半导体衬底10的第二宽度w2大约相同。

图2A图示根据本发明的实施例，在形成横向外延过生长层之后的半导体器件。

第一横向外延过生长层30在暴露的半导体衬底10上生长。在各种实施例中，第一横向外延过生长层30与半导体衬底10具有相同的材料组成。在一个实施例中，第一横向外延过生长层30与衬底10包括硅。例如，硅可以具有(100)表面并且第一横向外延过生长层30也生长为具有(100)表面。

然而，在一些实施例中，第一横向外延过生长层30可以具有与衬底10不同的组成。在一个实施例中，衬底10可以包括(111)硅表面，而第一横向外延过生长层30可以包括氮化镓。在另一个实施例中，第一横向外延过生长层30可以包括在硅衬底10上生长的磷化铟。

在各种实施例中，使用横向外延过生长工艺来沉积第一横向外延过生长层30。横向外延过生长工艺是在部分掩模衬底上的外延生长方法。在一个或多个实施例中，使用液相外延工艺来生长第一横向外延过生长层30。在其他实施例中，也可以使用气相外延工艺。

外延工艺在第一掩模20之间的开口中成核并且生长以与衬底10垂直的方向进行。在生长表面生长超出第一掩模20之后，外延在第一掩模20之上沿横向方向发生。最终，外延层的相邻部分融合在一起以形成包括第一横向外延过生长层30的单个层。由于小的成核表面，有利地形成相对无缺陷的第一横向外延过生长层30。

在各种实施例中，可以在多个阶段中生长第一横向外延过生长层30。在一个实施例中，生长第一横向外延过生长层30的第一部分。例如，在一个实施例中，该第一部分可以具有多达1微米的厚度。然后，第一部分被退火以最小化缺陷以及改进第一横向外延过生长层30的第一部分的结晶度。在一个实施例中，可以执行激光退火以产生对第一横向外延过生长层30的第一部分的局部加热。在另一个实施例中，可以执行闪光退火以最小化退火工艺的热时间同时最大化退火的峰值温度。在一个实施例中，可以通过具有例如1000℃到1080℃之间的峰值温度的退火来执行退火。

图2B图示根据本发明的一个实施例，在形成第二掩模以及图案化横向外延过生长层之后的半导体器件。

参照图2B，第二掩模50在第一横向外延过生长层30之上形成。第二掩模50可以与第一掩模20对齐使得在第一掩模20之间的区域被暴露。出于这个原因，第二掩模50可以比第一掩模20窄(从俯视角度)，从而当开口40在第一横向外延过生长层30中形成时，暴露第一掩模20的一些区域。相应地，在第一掩模20和第二掩模50之间的对齐误差不会导致在正在形成的掩埋隔离层中的不连续。

使用第二掩模50作为蚀刻掩模，在第一横向外延过生长层30中形成开口40。在一个实施例中，蚀刻可以是等离子体工艺，尽管只要获得各向异性蚀刻，也可以使用其他类型的蚀刻工艺。由于下面的第一掩模20的一部分没有叠加在第二掩模50上，所以可以通过检测何时开始蚀刻第一掩模20的区域，来停止蚀刻工艺。换言之，当到达第一掩模20的表面时，可以检测到蚀刻工艺的终点。

图2C图示根据本发明的一个实施例，在第二掩模中的开口之间形成绝缘层之后的半导体器件。

如在图2C中所图示的，在开口40中，在第二掩模50之间形成绝缘层60。在各种实施例中，绝缘层60仅仅在开口40的下表面处形成。

在一个实施例中，绝缘层60包括热氧化物。在备选实施例中，绝缘层60包括材料堆叠，包括氧化物/氮化物、氧化物/氮化物/氧化物。在另外实施例中，绝缘层60包括氮化物。在一个实施例中，第一掩模20和绝缘层60包括相同的材料。

在一个实施例中，绝缘层60比第一掩模20厚以便覆盖第一掩模20的暴露的表面。覆盖第一掩模20的暴露的表面确保连续绝缘区域，并且避免随后在第一掩模20和绝缘层60之间形成裂缝。

在一些实施例中，附加地，绝缘层60覆盖衬底10的周边区域，诸如半导体晶片的外周区域、在相邻芯片之间的切割道。

在一个或多个实施例中，绝缘层60可以被沉积以具有与第一掩模20不同的应变。例如，如果第一掩模20具有张应力，则绝缘层60可以具有压应力。

可以在现在或是在随后的制造期间执行退火工艺，以回流第一掩模20、绝缘层60或者这两层以便形成连续的掩埋绝缘层。

以上工艺的方面涉及，仅在开口40的下表面处形成绝缘层60。将使用图3和图4的放大横截面图来描述形成该层的工艺的实施例。

图3A-图3E图示根据本发明的实施例，在开口的下表面处形成绝缘层的方法。在图3A-图3E中描述的工艺可以是形成图2C中所图示的结构的一种方式。

图3A图示根据本发明的一个实施例，在高纵横比开口中形成保形衬垫之后的半导体器件。

例如，如在图1-图2B中所描述的，在衬底10中形成开口。参照图3A，如所图示的，保形衬垫310被沉积在开口、衬底10和掩埋掩模层305之上。在一个实施例中，保形衬垫310可以是使用热氧化或热氮化生长的氧化物。在备选实施例中，可以使用诸如大气压化学气相沉积(APCVD)或次大气压化学气相沉积(SACVD)的保形沉积工艺，使用诸如正硅酸乙酯(TEOS)和臭氧气体化学物质的有机金属前体，来沉积保形衬垫310。在TEOS和臭氧之间的反应沉积氧化硅。在另外备选实施例中，可以使用低压CVD(LPCVD)、等离子体增强CVD(PECVD)等，来沉积保形衬垫310。

图3B图示根据本发明的一个实施例，在形成保形衬垫之后的半导体器件。

填充材料320然后被沉积到剩余的开口中。填充材料320可以是抗蚀剂、碳、酰亚胺、聚合物、模制材料以及善于填充深纵横比开口的其他材料。填充材料320具有与保形衬垫310不同的蚀刻选择性，使得这些材料都可以通过单独的蚀刻工艺并且同时使它们暴露于该特定蚀刻工艺而被独立地去除。使得填充材料320将如在图3B中所图示的开口过填充。尽管未示出，由于下面的开口，填充材料320的上表面可以包括粗糙度。

图3C图示根据本发明的一个实施例，在抛光填充材料之后的半导体器件。

使用平面化工艺来抛光填充材料320的表面。在一个实施例中，平面化工艺在保形衬垫310上停止。在一个备选实施例中，平面化工艺也可以蚀刻通过保形衬垫310以暴露衬底10。在各种实施例中，平面化工艺可以包括化学机械抛光工艺。

在一些实施例中，如果使用备选工艺来部分填充开口，则可以跳过过填充和平面化。

图3D图示根据本发明的一个实施例，在蚀刻保形衬垫之后的半导体器件。

参照图3D，使用蚀刻工艺蚀刻暴露的保形衬垫310。在一个实施例中，可以使用定时的湿法蚀刻工艺。在另一个实施例中，可以使用等离子体蚀刻工艺。蚀刻工艺在不蚀刻填充材料320的情况下，选择性地去除保形衬垫310。

图3E图示根据本发明的一个实施例，在去除填充材料之后的半导体器件。

现在可以在不蚀刻保形衬垫310的情况下，蚀刻暴露的填充材料320。在各种实施例中，填充材料320被蚀刻以暴露保形衬垫310。蚀刻工艺被选择，使得在蚀刻填充材料320时，不蚀刻保形衬垫310。在一些实施例中，保形衬垫310可以用于终点检测。

因此，仅在开口的下表面处，留下保形衬垫310层。如在图5-图6或图10A-图10B中所讨论的，可以接着进行随后的处理。

图4图示根据本发明的实施例，在开口的下表面处形成绝缘层的一个备选方法。

不同于在图3A-图3E中所描述的实施例，在这个实施例中，直接使用阳极工艺形成绝缘层60。如果第一横向外延过生长层30通过第一掩模20电绝缘，那么如果电势被施加于衬底10，仅仅衬底10的表面被充电。在这种情况下，可以使用阳极氧化工艺以选择性地氧化衬底10在开口40中的暴露的表面。

正电压可以施加于衬底10并且相对负电压通过阴极电极(CE)施加于电解液250。暴露的晶片表面形成电解工艺的阳极。在一个或多个实施例中，电解液250可以包括硝酸和水。在阳极氧化工艺之后，可以执行退火工艺。再次，如在图5-图6或图10A-图10B中所讨论的，可以接着进行随后的处理。

图5图示根据本发明的一个实施例，在第二掩模中的开口之间形成另一个横向外延过生长层之后的半导体器件。

从图2C继续，使用第一横向外延过生长层30的暴露的侧壁，生长第二横向外延过生长层70。第二横向外延过生长层70通过绝缘层60与衬底10隔离。绝缘层60和第一掩模20之间的重叠保证衬底10没有表面被暴露，否则将会产生与衬底10电连接的纵条。

第二横向外延过生长层70填充开口40，从而形成在衬底10之上的单个层。可以允许第二横向外延过生长层70过填充，使得生长在第二掩模50之上横向继续。第二横向外延过生长层70的生长从第一横向外延过生长层30的侧壁成核，并且相邻表面融合在一起。相应地，来自相邻开口40的外延材料合并在一起以形成第二横向外延过生长层70的单个层。随后的退火可以被执行以改进该层的结晶度。

图6图示根据本发明的一个实施例，在第二横向外延过生长层的平面化之后的半导体器件。

第二横向外延过生长层70被平面化以形成平坦的表面。在各种实施例中，可以使用化学机械抛光工艺执行平面化。在一个或多个实施例中，平面化工艺也可以用于去除第二掩模50。备选地，单独的蚀刻工艺可以用于去除第二掩模50。

图7A图示根据本发明的一个实施例，在用第二横向外延过生长层填充之前的半导体器件的开口的俯视截面图。

在各种实施例中，在衬底10之上，第一掩模可以具有各种形状和密度。如在图7B中所图示的一个实施例中，制作第一掩模，并随后制作开口40，使得开口40的形状像接触孔。

图7B图示根据本发明的一个实施例，在用第二横向外延过生长层填充之前的半导体器件的开口的俯视截面图。

参照图7B，开口40在衬底10的周边区域中形成。例如，当衬底10是半导体晶片时，半导体晶片的外周区域包括开口40。第二横向外延过生长层70可以生长在开口40之上。

图7C图示根据本发明的一个实施例，在用第二横向外延过生长层填充之前的半导体器件的开口的俯视截面图。

如在图7C中所图示，在一个实施例中，第一掩模20(和第二掩模50)在衬底10之上形成为柱。在各种实施例中，开口40可以占据衬底10的主表面的表面积的20％到80％。

图7A-图7C的以上实施例可以应用于上述和下述的任意其他实施例。

图8-图10图示根据本发明的实施例，在不同制造阶段期间的半导体器件。本发明的实施例可以用于形成如将在下面描述的衬底10上方的掩埋腔。

图8图示根据本发明的一个实施例，在去除绝缘层之后的半导体器件。

工艺跟随在图1、图2A和图2B中所描述的说明。相应地，如以上所描述的，在各种实施例中，结构化第一掩模20，生长第一横向外延过生长层30，以及使用第二掩模50来图案化第一横向外延过生长层30以形成开口40。

参照图8，与图2C不同，在开始附加的横向外延过生长工艺之前，去除第二掩模50。

图9图示根据本发明的一个实施例，在开口的底部处形成绝缘层之后的半导体器件。

在去除绝缘层之后，如在其他实施例(例如，以上图3和图4)中所描述，在开口40的下表面处形成绝缘层60。在一个实施例中，在开口40的底部形成绝缘层60，如在各种实施例中所描述的，绝缘层60包括氧化物、氧化物/氮化物或氧化物/氮化物/氧化物堆叠。

图10A和图10B图示根据本发明的一个实施例，在形成嵌入外延层内的腔之后的半导体器件。

在一个实施例中，描述了用于在外延层中形成腔的工艺，尽管在其他实施例中可以使用其他工艺。在一个示例性腔形成工艺中，三维(3-D)结构被生成并且在包含扩散增强元素的环境中被暴露于高温工艺，导致3-D结构的上部的关闭和空隙的相关联的形成，空隙被衬底10完全密封，衬底10可以是如前所述的单晶衬底。当衬底10包括单晶硅时，扩散增强元素可以是氢，氢增强硅原子的固态扩散，导致晶体衬底10的重新排列。在一个实施例中，包括开口40的衬底10被暴露在氢环境中并且被退火。例如，在各种实施例中，退火可以在400℃到550℃之间被执行。

在氢退火期间，第一横向外延过生长层30的原子重新布置以在外延层110内形成掩埋腔120，如在图10A中所图示。有利地，掩埋腔120和外延层110与衬底10隔离。

在一个备选实施例中，执行贝内西亚(Venecia)工艺，使得沿着开口40的上部产生桥状上层130，留下多个腔140。这在图10B中图示。

相应地，可以继续进一步处理以形成器件结构。结构的示例可以是光电器件、具有诸如MEMS器件的移动部件的器件等。

图11-图19图示根据本发明的一个备选实施例，在各个制造阶段期间的半导体器件。

在另外的实施例中，如使用图11-图19进一步描述的，掩埋氧化物可以使用各向同性蚀刻工艺被执行。该实施例可以包括与先前的实施例相似的工艺步骤。

图11图示根据本发明的一个实施例，在衬底之上形成蚀刻掩模之后的半导体器件。如在图11中所图示，第一掩模20在衬底10之上形成。第一掩模20可以根据在先前实施例中所描述的那样形成。

图12图示根据本发明的一个实施例，在衬底中形成深开口之后的半导体器件。

接着，如在图12中所图示，与先前实施例相似，深开口210在衬底10中形成。在一个实施例中，深开口210可以是沟槽。在另一个实施例中，深开口210可以被成形为像接触孔，使得深开口210的长度和宽度相似。在各种实施例中，可以使用等离子体工艺来形成深开口210，尽管在各种实施例中可以使用其他各向异性工艺。

图13图示根据本发明的一个实施例，在钝化深开口的侧壁之后的半导体器件。

接着参照图13，深开口210的侧壁被用侧壁间隔件220钝化。侧壁间隔件220可以通过在沟槽中沉积衬垫形成，衬垫可以是氧化物、氮化物或者氧化物和氮化物的组合或者包括一层或多层氧化物和氮化物的堆叠。使用各向异性工艺，蚀刻沟槽底部区域中的衬垫以形成侧壁间隔件220。在一个实施例中，各向异性工艺可以是反应离子蚀刻工艺。

图14图示根据本发明的一个实施例，在各向同性蚀刻工艺之后的半导体器件。

接着如在图14中所图示，各向同性蚀刻工艺可以用来形成下部开口230。各项同性蚀刻工艺可以是湿法蚀刻工艺。在一些实施例中，各向同性蚀刻工艺可以包括干法蚀刻工艺，包括各向同性等离子体蚀刻工艺。

图15图示根据本发明的一个实施例，在下部开口上形成侧壁间隔件之后的半导体器件。

如使用图15-图18将被描述的，下部开口230被填充有绝缘材料。在一个实施例中，这可以使用单个干法或湿法氧化工艺执行。在一些实施例中，如这里进一步描述的，这可以使用多个工艺步骤执行。热氧化工艺可以用来氧化下部开口230的暴露的表面。如图15所图示的，执行硅消耗氧化工艺，直到来自相邻下部开口230的氧化物衬垫240融合在一起，形成连续衬垫层。

图16图示根据本发明的一个实施例，在填充下部开口之后的半导体器件。

参照图16，绝缘填充材料250可以用来填充下部开口230。在各个实施例中，绝缘填充材料250可以包括低k电介质材料、氧化物或氮化物。绝缘填充材料250可以是能够在不留下空隙或腔的情况下填充到高纵横比开口中的材料。例如，绝缘填充材料250可以被选择以具有良好的回流性质，使得其在沉积期间或在随后的回流退火期间回流。

图17图示根据本发明的一个实施例，在从深开口去除侧壁钝化之后的半导体器件。

使用诸如湿法蚀刻工艺的蚀刻工艺，去除侧壁间隔件220。在一个实施例中，可以在不去除绝缘填充材料250的情况下，选择性地去除侧壁间隔件220。

图18图示根据本发明的一个实施例，在使用横向外延过生长层填充深开口之后的半导体器件。

横向外延过生长工艺用于生长外延填充区域260。外延层从衬底10的暴露的侧壁成核。

图19图示根据本发明的一个实施例，在平面化之后的半导体器件。

如在先前实施例中所描述的，可以进行随后的处理，包括平面化外延填充区域260，例如，使用化学机械平面化工艺来形成外延层270。外延层270被一系列互连的气泡状隔离区域与下面的衬底10隔离。在平面化期间，可以去除下面的第一掩模20。进一步的处理可以如在传统半导体制造中的那样继续，以在外延层270中生产期望的器件结构。

本发明的实施例可以用在很多应用中。在不缩小本发明的范围至仅仅这些应用的情况下，将在以下描述一些示例性应用。这些应用被提供仅仅用作示例。

图20图示根据本发明的一个实施例，形成到衬底的接触过孔的可能性。

在一个或多个实施例中，在第一掩模20之间的一些开口在形成绝缘层60时被掩蔽，或者备选地，在产生层60之后，在那个区域中被局部去除。因此，第一横向外延过生长层30或者第二横向外延过生长层70填充这些空间。接触83可以被制作为通过在第一掩模20中的这个开口以便接触下面的衬底10。这解决传统SOI衬底的重要问题。

图21图示根据本发明的一个实施例，在切割道处的较薄的外延区域。

在备选实施例中，相对于在芯片区域601中，在切割道602中相邻开口之间的距离较大，使得在那个区域中，横向生长外延层优选地不互相接触。在一个实施例中，相对于在芯片区域601中，在切割道602中相邻开口之间的距离大10％。因此，如所图示，第二外延过生长层70(或随后的外延层)在切割道602处的厚度小于在芯片区域601处的厚度。在处理结束时执行的切割工艺期间，较薄的第二外延过生长层70更容易被切穿。在另外实施例中，在形成第二外延过生长层70之后，填充物材料可以被沉积以填充在切割道602中未填充的部分。填充物的示例可以包括诸如碳、环氧树脂、抗蚀剂、模制化合物等材料。

在各个实施例中，因此形成的掩埋氧化物层也可以用作减薄停止层以生产具有恒定厚度的晶片，从而最小化晶片间厚度变化。掩埋氧化物层用作自调节减薄停止层用于从背部执行的减薄工艺。在其他示例中，在背蚀刻(例如，通过例如KOH、TMAH中的湿法蚀刻、CMP或其他研磨)期间，掩埋氧化物层可以用作停止件。

图22A-图22B图示根据本发明的一个实施例，在释放蚀刻之后的半导体器件，释放蚀刻导致包括外延层的悬挂结构。

本发明的实施例可以用于产生微机电系统(MEMS)器件。图22A图示一个实施例，在该实施例中，连续掩埋绝缘层已经被蚀刻掉(例如，使用氢氟酸)以形成腔605和上面的第二外延过生长层70。在一些实施例中，绝缘层60可以具有不同的组成，因此具有对第一掩模20的不同的蚀刻选择性。因此，如在图22B中所示，绝缘层60或第一掩模20可以被选择性地蚀刻来形成掩埋腔606。

图23A-图23B图示根据本发明的一个实施例，针对掩埋隔离区域使用多个层的半导体器件。

如前所述，第一掩模20或绝缘层60可以包括多个层。出于说明的目的，绝缘层60包括第一层60A，第二层60B已沉积在第一层60A上。第一层60A可以是与第二层60B不同的材料。例如，在一个实施例中，第一层60A是氮化物并且第二层60B是氧化物。这样的结构可以具有很多应用。

图23B图示根据本发明的一个实施例，绝缘层的一个层被蚀刻的一个示例性应用。参照图23B，在一个实施例中，第二层60B和第一掩模20被蚀刻以形成连续掩埋腔605。

尽管已经参照说明性实施例，描述了本发明，但是本说明目的不是以限制的意义被解释。参照本说明，说明性实施例的各种修改和组合，以及本发明的其他实施例，对本领域的技术人员而言将会是明显的。因此，目的在于随附权利要求涵盖任何这样的修改或实施例。