静电释放ESD保护结构及含有其的芯片的制作方法

本实用新型涉及半导体技术领域，具体地，涉及静电释放ESD保护结构及含有其的芯片。

背景技术：

ESD是目前造成IC产品失效的最主要原因之一。这种破坏十分剧烈，大部分情况下会直接烧毁芯片，或者造成不可恢复的损伤。在IC的制造，运输，封装，测试和应用等几乎整个流程中都不可避免的存在ESD放电，设计人员在产品最初设计时都会考虑到芯片的ESD保护，以使IC本身具有一定的抗ESD能力。

SCR(可控硅整流器)具有十分优秀的回滞特性，回滞电压最低电压只有2V左右，相同电流下发热量远低于其它器件，具有十分优秀的ESD保护能力。然而，低回滞电压(约为2V)是现有互补式LVTSCR在ESD保护领域的一把双刃剑，在保证高ESD泄流能力的同时，存在很高的闩锁风险。如LVTSCR在工作时由于外界干扰误开启，致使器件两端电压回滞至2V左右，若正常工作电压为5V，此时就会发生高低电平的串扰，漏电，甚至直接烧毁芯片。

因而，目前的静电释放ESD保护结构仍有待改进。

技术实现要素：

本实用新型旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本实用新型的一个目的在于提出一种静电释放ESD保护结构，该静电释放ESD保护结构具有理想的ESD保护能力，可以同时消除SCR闩锁风险，或者可以集成在现有的CMOS工艺，不用增加额外的光罩和生产步骤。

在本实用新型的一个方面，本实用新型提供了一种静电释放ESD保护结构。根据本实用新型的实施例，该静电释放ESD保护结构包括：衬底；并排形成在所述衬底之上的第一至第六阱区；设置在所述第一阱区之中的第一第一类型掺杂区、第一第二类型掺杂区和第一第二类型栅氧区；设置在所述第二阱区中的第七第二类型掺杂区、第七第一类型掺杂区和第二第一类型栅氧区和第八第一类型掺杂区；设置在所述第一阱区和第二阱区交接处的第二第二类型掺杂区；设置在所述第三阱区之中的第三第一类型掺杂区；设置在所述第四阱区之中的第四第二类型掺杂区；设置在所述第五阱区之中的第八第二类型掺杂区、第二第二类型栅氧区、第九第二类型掺杂区和第九第一类型掺杂区；设置在所述第六阱区之中的第六第一类型掺杂区、第六第二类型掺杂区和第一第一类型栅氧区；设置在所述第五阱区和第六阱区交接处的第五第一类型掺杂区。

发明人发现，本实用新型的该静电释放ESD保护结构，具有理想的ESD保护能力的同时，可以有效消除SCR闩锁风险，且可以集成在现有的CMOS工艺，不用增加额外的光罩和生产步骤。另外，本实用新型的该静电释放ESD保护结构设置有存在分流作用的MOS结构，从而使SCR更难促发，且上述MOS结构在版图上拉大了SCR两端的距离，使回滞电压高于5V，消除了闩锁风险，同时上述MOS结构本身具有较强的ESD保护能力，可以在很大程度上弥补SCR由于回滞电压增大而导致的ESD保护性能下降。

在本实用新型的另一方面，本实用新型提供了一种芯片。根据本实用新型的实施例，该芯片包括前面所述的静电释放ESD保护结构。前面描述的静电释放ESD保护结构的所有特征和优点均适用于该芯片，在此不再一一赘述。

附图说明

图1显示了根据本实用新型实施例的静电释放ESD保护结构的剖面结构示意图。

图2显示了根据本实用新型另一实施例的静电释放ESD保护结构的剖面结构示意图。

图3显示了根据本实用新型又一实施例的静电释放ESD保护结构的剖面结构示意图。

图4显示了根据本实用新型再一实施例的静电释放ESD保护结构的剖面结构示意图。

图5显示了根据本实用新型又一实施例的静电释放ESD保护结构的剖面结构示意图。

图6显示了图5所示的静电释放ESD保护结构的外接电路示意图。

图7显示了图5所示的静电释放ESD保护结构的等效电路图。

图8显示了图5所示的静电释放ESD保护结构的IV曲线示意图。

具体实施方式

下面详细描述本实用新型的实施例。下面描述的实施例是示例性的，仅用于解释本实用新型，而不能理解为对本实用新型的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。

在本实用新型的一个方面，本实用新型提供了一种静电释放ESD保护结构。根据本实用新型的实施例，参照图1，该静电释放ESD保护结构包括：衬底100；并排形成在衬底100之上的第一阱区101、第二阱区102、第三阱区103、第四阱区104、第五阱区105和第六阱区106；设置在第一阱区101之中的第一第一类型掺杂区112、第一第二类型掺杂区113和第一第二类型栅氧区114；设置在第二阱区102中的第七第二类型掺杂区131、第七第一类型掺杂区132和第二第一类型栅氧区133和第八第一类型掺杂区134；设置在第一阱区101和第二阱区102交接处的第二第二类型掺杂区115；设置在第三阱区103之中的第三第一类型掺杂区119；设置在第四阱区104之中的第四第二类型掺杂区121；设置在第五阱区105之中的第八第二类型掺杂区135、第二第二类型栅氧区136、第九第二类型掺杂区137和第九第一类型掺杂区138；设置在第六阱区106之中的第六第一类型掺杂区127、第六第二类型掺杂区128和第一第一类型栅氧区126；设置在第五阱区105和第六阱区106交接处的第五第一类型掺杂区125。发明人发现，本实用新型的该静电释放ESD保护结构，具有理想的ESD保护能力的同时，可以有效消除SCR闩锁风险，且可以集成在现有的CMOS工艺，不用增加额外的光罩和生产步骤。另外，本实用新型的该静电释放ESD保护结构设置有存在分流作用的MOS结构，从而使SCR更难促发，且上述MOS结构在版图上拉大了SCR两端的距离，使回滞电压高于5V，消除了闩锁风险，同时上述MOS结构本身具有较强的ESD保护能力，可以在很大程度上弥补SCR由于回滞电压增大而导致的ESD保护性能下降。

需要说明的是，本文中所采用的描述方式“第一类型掺杂区”和“第二类型掺杂区”以及“第一类型栅氧区”和“第二类型栅氧区”中的“第一类型”和“第二类型”均是指不同的导电类型，即P型或N型。

根据本实用新型的实施例，第一类型掺杂区和第二类型掺杂区的导电类型不受特别限制，只要不影响其功能的实现，本领域技术人员可以根据需要选择。在本实用新型的一些实施例中，第一类型掺杂区为N型掺杂区，第二类型掺杂区为P型掺杂区。

根据本实用新型的实施例，衬底和第一至第六阱区的导电类型不受特别限制，只要能够实现该ESD保护结构的相应功能，本领域技术人员可以根据需要选择。在本实用新型的一些实施例中，衬底100为P型衬底，第一阱区101、第三阱区103和第五阱区105为N型，第二阱区102、第四阱区104和第六阱区106为P型。本领域技术人员可以理解，在本实用新型的另一些实施例中，衬底和第一至第六阱区的导电类型也可以与上述相反。

根据本实用新型的实施例，参照图2，该静电释放ESD保护结构还包括：设置在第一阱区101和第六阱区106侧边的第一场氧隔离区111和第五场氧隔离区129。

根据本实用新型的实施例，参照图3，该静电释放ESD保护结构还包括：设置在第二阱区102和第三阱区103交接处的第二场氧隔离区118；设置在第三阱区103和第四阱区104交接处的第三场氧隔离区120；以及设置在第四阱区104和第五阱区105交接处的第四场氧隔离区122。

根据本实用新型的实施例，参照图4，第一第一类型掺杂区112，第一第二类型掺杂区113，第一第二类型栅氧区114，第三第一类型掺杂区119，第二第二类型栅氧区136，第九第二类型掺杂区137，第九第一类型掺杂区138均与电源(VDD)相连。

根据本实用新型的实施例，参照图4，第四第二类型掺杂区121，第六第二类型掺杂区128，第六第一类型掺杂区127，第一第一类型栅氧区126，第七第二类型掺杂区131，第七第一类型掺杂区132，第二第一类型栅氧区133均与地(GND)相连。

根据本实用新型的实施例，参照图4，第八第一类型掺杂区134和第八第二类型掺杂区135与焊盘(bonding pad)相连。

下面以衬底100为P型衬底(Psub)，第一阱区101、第三阱区103和第五阱区105为N型(NW)，第二阱区102、第四阱区104和第六阱区106为P型(PW)，且第一类型掺杂区为N+掺杂区，第二类型掺杂区为P+掺杂区的ESD保护结构为例详细说明本实用新型的ESD保护结构的具体结构和工作原理。具体如下：

参照图5，该ESD保护结构包括P型衬底(100)，在P型衬底上生成六个并列的阱区，分别是第一N阱区(101)，第一P阱区(102)，第二N阱区(103)，第二P阱区(104)，第三N阱区(105)，第三P阱区(106)。在第一N阱区设有第一N+掺杂区(112)，第一P+掺杂区(113)和第一PMOS栅氧区(114)，在第一P阱区设有第七P+掺杂区(131)，第七N+掺杂区(132)，第二NMOS栅氧区(133)和第八N+掺杂区。在第一N阱区和第一P阱区交接处设有第二P+掺杂区(115)。在第二N阱区设有第三N+掺杂区(119)，在第二P阱区设有第四P+掺杂区(121)。在第三N阱区设有第八P+掺杂区(135)，第二PMOS栅氧区，第九P+掺杂区(137)，第九N+掺杂区(138)。在第三P阱区设有第六N+掺杂区(127)，第六P+掺杂区(128)和第一NMOS栅氧区(126)。在第三N阱区和第三P阱区交接处设有第五N+掺杂区(125)。在第一N阱区和第三P阱区的边上分别设有第一场氧隔离区(111)和第五场氧隔离区(129)。在第一P阱区和第二N阱区交接处设有第二场氧隔离区(118)，在第二P阱区和第二N阱区交接处设有第三场氧隔离区(120)，在第二P阱区和第三N阱区交接处设有第四场氧隔离区(122)。

图6是图5所示的ESD保护结构的外接电路示意图，第一N+掺杂区，第一P+掺杂区，第一PMOS栅氧区，第三N+掺杂区，第二PMOS栅氧区，第九P+掺杂区，第九N+掺杂区均通过接触孔与电源(VDD)相连。第四P+掺杂区，第六P+掺杂区，第六N+掺杂区，第一NMOS栅氧区，第七P+掺杂区，第七N+掺杂区，第二NMOS栅氧区均通过接触孔与地(GND)相连。第八N+掺杂区和第八P+掺杂区通过接触孔连接至焊盘(Bonding Pad)。

图7是图5所示的ESD保护结构的等效电路图。寄生PNP管Q11的发射极，基极和集电极分别由第一P+掺杂区(113)，第一N阱区(101)和第一P阱区(102)构成。寄生NPN管Q12的发射极，基极和集电极分别由第二N+掺杂区(116)，第一P阱区(102)和第一N阱区(101)构成。寄生PNP管Q13的发射极，基极和集电极分别由第五P+掺杂区(124)，第三N阱区(105)和第三P阱区(106)构成。寄生NPN管Q14的发射极，基极和集电极分别由第六N+掺杂区(127)，第三P阱区(106)和第三N阱区(105)构成。PMOS管M11的源级，栅极，漏极和衬底分别由第一P+掺杂区(113)，第一PMOS栅氧区(114)，第二P+掺杂区(115)和第一N阱区(101)组成。NMOS管M12的源级，栅极，漏极和衬底分别由第六N+掺杂区(127)，第一NMOS栅氧区(126)，第五N+掺杂区(125)和第三P阱区(106)组成。R11是指第一N+掺杂区(112)和第一P+掺杂区(113)之间的N阱电阻，R12是指第六N+掺杂区(127)和第六P+掺杂区(128)之间的P阱电阻。R13是指第四N+掺杂区(123)和第五N+掺杂区(125)之间的N阱电阻。R14是指第二P+掺杂区(115)和第三P+掺杂区(117)之间的P阱电阻。R15是指第四N+掺杂区(123)和第五P+掺杂区(124)之间的N阱电阻。R16是指第二N+掺杂区(116)和第三P+掺杂区(117)之间的P阱电阻。二极管D11的正极和负极分别由第五P+掺杂区(124)和第四N+掺杂区(123)构成，二极管D12的正极和负极分别由第三P+掺杂区(117)和第二N+掺杂区(116)构成。PMOS管M21的源级，栅极，漏极和衬底分别由第九P+掺杂区(137)，第二PMOS栅氧区(136)，第八P+掺杂区(135)和第三N阱区(105)组成。NMOS管M22的源级，栅极，漏极和衬底分别由第七N+掺杂区(132)，第二NMOS栅氧区(133)，第八N+掺杂区(134)和第二P阱区(102)组成。R21是指第二P+掺杂区(115)和第八N+掺杂区(134)之间的等效P阱电阻，R22是指第五N+掺杂区(125)和第八P+掺杂区(135)之间的等效N阱电阻。

具体地，当焊盘遭受静电时，可能发生以下四种ESD放电类型。各种ESD放电类型下图5所示的ESD保护结构的工作原理如下：

(1)焊盘对GND释放正电：当ESD发生时，静电会直接到达M22的漏端(134)，同时通过R22和Q13的发射结，到达M12的漏端(125)和Q14的集电极(105)。M22漏端击穿电压稍低于M12漏端击穿电压，远低于Q14的集电结的击穿电压，静电会首先从M22的漏端释放至GND，该过程中焊盘电压会持续增大，当该电压增大至M12漏端击穿电压附近时，静电会从M12的漏端(125)释放至PW(106)，再通过R12流向GND。当R12上电压高于0.7V时，Q14的发射结导通，由于Q14集电极(105)处于高电位，促使Q14进入放大区，同时集电极(105)电流明显增大。该集电极电流增大，导致Q13发射极(124)电流增大和R22压降增大，该发射极电流增大，将促使Q13集电极(106)电流增大。同时Q13集电极电流增大，将促使R12两端出现更高的压降，从而使Q14的发射结进一步导通，形成完整的正反馈过程。最终的结果是在极短的时间内SCR出现闩锁现象。M22在最初ESD发生时存在分流现象，导致SCR需要更大的触发电流，降低了闩锁风险。可以适当调整R22的大小使SCR回滞电压维持在稍高于工作电压的水准以消除闩锁风险。同时由于SCR旁边并联了一个NMOS，可以补充SCR因回滞电压增大而损失的ESD保护能力。最终使本实用新型的ESD保护结构具有理想的ESD保护性能。

(2)焊盘对GND释放负电：此时D12正向开启，非常适合ESD泄流。

(3)焊盘对VDD释放正电：此时D11正向开启，非常适合ESD泄流。

(4)焊盘对VDD释放负电：当ESD发生时，静电会直接到达M21的漏端(135)，同时通过R21和Q12的发射结，到达M11的漏端(115)和Q14的集电极(102)。M21漏端击穿电压稍低于M11漏端击穿电压，远低于Q11的集电结的击穿电压，静电会首先从M21的漏端释放至VDD，该过程中焊盘电压会持续增大，当该电压增大至M11漏端击穿电压附近时，静电会从M11的漏端(115)释放至NW(101)，再通过R11流向VDD。当R11上电压高于0.7V时，Q11的发射结导通，由于Q11集电极(102)处于低电位，促使Q11进入放大区，同时集电极(102)电流明显增大。该集电极电流增大，导致Q12发射极(116)电流增大和R21压降增大，该发射极电流增大，将促使Q12集电极(101)电流增大。同时Q12集电极电流增大，将促使R11两端出现更高的压降，从而使Q11的发射结进一步导通，形成完整的正反馈过程。最终的结果是在极短的时间内SCR出现闩锁现象。M21在最初ESD发生时存在分流现象，导致SCR需要更大的触发电流，降低了闩锁风险。可以适当调整R21的大小使SCR回滞电压维持在稍高于工作电压的水准以消除闩锁风险。同时由于SCR旁边并联了一个PMOS，可以补充SCR因回滞电压增大而损失的ESD保护能力。最终使本实用新型的ESD保护结构具有理想的ESD保护性能。。

图8是图5所示的ESD保护结构的IV曲线示意图，由于MOS分流作用，SCR需要更大的触发电流，降低了闩锁风险。即使SCR被误触发，回滞电压会略微大于工作电压，可以完全消除闩锁风险。同时并联MOS管亦是释放ESD的有效途径，显著增加了器件的ESD保护能力。

优选情况下，本实用新型中M22的沟道长度应当略低于M12的沟道长度，M21的沟道长度应当略低于M11的沟道长度，以确保分流效果。适当调整第二P+掺杂区(115)和第七P+掺杂区的间距，第五N+掺杂区(125)和第九N+掺杂区(138)的间距，可以使器件回滞电压略微高于工作电压，以消除闩锁风险。

本实用新型的ESD保护结构，可以在降低或者消除SCR ESD保护闩锁风险的同时，几乎不会损失器件的ESD保护能力。该结构可以集成在现有的CMOS工艺，不用增加额外的光罩和生产步骤。

在本实用新型的另一方面，本实用新型提供了一种芯片。根据本实用新型的实施例，该芯片包括前面所述的静电释放ESD保护结构。前面描述的静电释放ESD保护结构的所有特征和优点均适用于该芯片，在此不再一一赘述。

在本实用新型的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。