一种组件和组件对的制作方法

本实用新型涉及一种组件及其形成方法，该组件包括电路和突出或凸出的节结。

背景技术：

系统级封装(SiP)为不同功能的多个电子部件的组合，其组装在一起以提供与系统或子系统相关联的多个功能。SiP部件可为有源染料集成电路、无源部件、MEMS器件、光学部件以及其它封装和器件。

绗缝封装(英文：Quilt packaging，缩写：QP)为利用“节结”的SiP芯片至芯片互连技术，该节结沿着诸如集成电路芯片或PCB等的基板的边缘从垂直面延伸、突出或凸出，以允许基板间通信和机械紧固和对准。QP技术实现了以相异技术或基板材料制造的多个基板的互连以集成为整体状结构。

由于QP制造工艺的性质，节结和芯片/部件基板的几何形状是光刻确定的，这允许除了整体封装级系统架构之外的基板至基板间隙和配准的应用/具体限定。QP为与诸如3-D芯片堆叠和倒装芯片等的现有SiP技术互补的封装方法。有关绗缝封装和节结的形成的细节可见于授予Bernstein等人的US 7,612,443，该专利的全部内容以引用方式并入本文中。

本文公开了一种用于现有有源和无源芯片、部件或基板的QP内插器(或节结)的快速成型和制造的方法。还公开了将QP技术应用于非半导电材料，以及应用QP技术以减少或消除芯片或部件之间的小信号或切换噪音。

技术实现要素：

本实用新型的各种优选和非限制性实施例或方面现将在下述编号条款中进行描述和阐述。

条款1.一种形成包括微芯片和互连节结的组件的方法包括：(a)在由基板材料形成的基板的表面中形成第一微芯片接纳腔；(b)在基板的表面中(沿着第一腔的至少一个边缘)形成邻近微芯片接纳腔的多个第二节结腔；(c)在步骤(a)之后，将微芯片插入第一腔中(微芯片的顶部表面与基板的表面共面)，其中微芯片的顶部表面从第一腔面朝外，该第一腔具有形成于其上的电路；(d)在步骤(b)之后，将导电材料沉积于各个第二腔中，从而在所述第二腔中形成导电垫(各个节结腔中的导电材料的顶部表面与基板的表面共面)，其中各个导电垫的顶部表面从第二腔面朝外；(e)在步骤(a)-(d)之后，在微芯片的顶部表面上形成导电线，其中各个导电线将至少一个导电垫连接至电路的至少一个元件；和(f)移除部分的基板材料以从基板材料形成载体，该载体支撑邻近微芯片的导电垫，其中各个导电垫的一部分从载体突出或凸出。

条款2.根据条款1所述的方法，还包括：以任何次序执行步骤(a)和(b)；和以任何次序执行步骤(c)和(d)。

条款3.根据条款1或2所述的方法，还包括，在步骤(c)之前，在第一腔中沉积钝化层、粘附层或两者。

条款4.根据条款1-3中任一项所述的方法，其中基板可为半导体晶片。

条款5.根据条款1-4中任一项所述的方法，其中半导体晶片可包括下述物质中的至少一种：硅、锗和镓。

条款6.根据条款1-5中任一项所述的方法，其中每个腔可经由形成于基板表面上的图案化牺牲层通过湿蚀刻或干蚀刻基板的表面而形成。

条款7.根据条款1-6中任一项所述的方法，其中导电线可通过选择性地移除沉积于微芯片、导电垫和基板的表面上的导电层中的部分而形成。

条款8.根据条款1-7中任一项所述的方法，其中每个第二腔可与第一腔隔开。

条款9.根据条款1-8中任一项所述的方法，其中基板的表面、微芯片的顶部表面和各个导电垫的顶部表面可处于同一平面内。

条款10.根据条款1-9中任一项所述的方法，其中电路的元件可为下述中的一种：电导体、有源器件的节点或终端，或无源器件的节点或终端。

条款11.根据条款1-10中任一项所述的方法，其中有源器件可为下述中的一种：晶体管或二极管；并且无源器件可为下述中的一种： 电容器、电感器或电阻器。

条款12.根据条款1-11中任一项所述的方法，其中各个导电垫从载体突出或凸出的部分在所述部分的导电垫的所有侧部和端部上不含基板材料。

条款13.一种包括微芯片和互连节结的组件，该组件包括：载体；所述载体的表面中的第一腔中的微芯片；所述载体的所述表面中邻近所述第一腔的第二腔中的导电垫，所述导电垫具有：与所述微芯片的边缘隔开的第一部分，所述第一部分和所述微芯片的所述边缘之间的邻近所述微芯片的所述边缘的第二部分，和所述第一部分和所述第二部分之间的本体；和连接于所述导电垫和所述微芯片的电路元件之间的至少一个导体，其中所述导电垫的所述第一部分和所述导电垫的所述本体的邻近所述第一部分的部分从所述载体突出或凸出。

条款14.根据条款13所述的组件，其中载体可包括下述物质中的至少一种：硅、锗和镓。

条款15.根据条款13或14所述的组件，其中第一腔和第二腔可通过载体的一部分彼此隔开。

条款16.根据条款13-15中任一项所述的组件，其中载体的表面、微芯片的顶部表面和导电垫的顶部表面可处于同一平面内。

条款17.根据条款13-16中任一项所述的组件，其中电路的元件可为下述中的一种：电导体、有源器件的节点或终端，或无源器件的节点或终端。

条款18.一种形成包括微芯片和互连节结的组件的方法，该方 法包括：(a)在由基板材料形成的基板的表面中光刻地形成具有不同深度的第一腔和第二腔，其中第一腔的深度为第二腔的深度的至少两倍；(b)将微芯片沉积于第一腔中；(c)将导电材料沉积于第二腔中，从而形成导电垫；(d)在导电垫和微芯片上的位置之间光刻地形成导体；(e)移除基板材料的一部分以形成载体，该载体支撑导电垫和微芯片，其中导电垫的一部分从载体突出。

条款19.根据条款18所述的方法，其中导电垫可邻近微芯片。

条款20.一种形成包括突出或凸出节结的组件的方法包括：(a)提供支撑电路的基板；(b)在基板中形成一个或多个腔；(c)在各个腔中形成导电垫；(d)在基板上形成一个或多个导电线，其中各个导电线将导电垫连接至电路的位置、节点或终端；和(e)移除基板的一部分以形成组件，该组件包括电路、一个或多个导电线，和从基板突出或凸出的各个导电垫的一部分。

条款21.根据条款20所述的方法，其中电路可：形成于基板上；或形成于由基板支撑的微芯片上。

条款22.根据条款20或21所述的方法，其中微芯片可接纳于基板的腔中。

条款23.根据条款20-22中任一项所述的方法，其中基板可为印刷电路板。

条款24.根据条款20-22中任一项所述的方法，其中基板可为半导体材料。

附图说明

图1为根据实施例1和实施例2形成包括突出或凸出节结的组件的方法的步骤的流程图；

图2-4为例如半导体晶片的基板的平面图，和根据包括图1流程图中的步骤6-14的实施例1，形成一个或多个包括突出或凸出节结的组件的方法的平面图；

图5为包括形成于其上的示例电路的微芯片的平面图；

图6和7为图2-4的基板的平面图，和根据实施例1和图1流程图中的步骤16-20，形成一个或多个包括突出或凸出节结的组件的方法的平面图；

图8为根据实施例1和图1流程图中的步骤20的包括突出或凸出节结的单一化组件的平面图；

图9-14为根据实施例1和图1流程图中的步骤6-20，形成包括突出或凸出节结的组件的剖视图；

图15-19为例如半导体晶片的基板的平面图，以及根据实施例2和图1流程图中的步骤6、24-40、18和20，形成一个或多个包括突出或凸出节结的组件的方法的平面图；

图20为根据实施例2和图1流程图中的步骤6、24-30、18和20，制备的包括突出或凸出节结的单一化组件的平面图；

图21-26为根据实施例2和图1流程图中的步骤6、24-30、18和20，形成包括突出或凸出节结的组件的方法的剖视图；

图27为根据实施例3形成包括突出或凸出节结的组件的方法的 流程图；

图28-35为根据流程图27所示的实施例3形成包括突出或凸出节结的组件的方法的剖视图；和

图36为根据实施例1或实施例2所形成的一对组件，该对组件联接在一起并且联接至根据实施例3所制备的组件，其中后一个组件联接至根据实施例3所制备的另一个组件。

具体实施方式

下述实施例将参考附图进行描述，其中类似参考标记对应于类似或功能等同的元件。

参考图1，示出了形成包括微芯片和互连节结的组件的第一实施例方法和第二实施例方法(实施例1和实施例2)的流程图2。两个实施例方法初始地从开始步骤4行进至其中提供基板50(图2)的步骤6。在一个实施例中，基板50可为半导体晶片和/或可包括硅、锗或镓。在另一个实施例中，基板2可为由任何合适和/或期望的材料制成的印刷电路板，该材料包括但不限于环氧树脂、聚酯、织造和/或非织造玻璃纤维强化陶瓷、填充陶瓷、高温陶瓷聚合物等中的一种或多种。然而，本文对包括具体材料的基板50的描述不应理解为限制意义，因为据设想，可利用现在已知或以后开发的任何合适和/或期望的基板材料。出于描述实施例1的目的，将假设基板50为半导体晶片。

参考形成包括微芯片和互连节结的组件的第一实施例(实施例1)中的图1、2和9，该方法从步骤6行进至步骤8；其中，QP节结垫52(图2和9)以例如US 7,612,443中所描述的方式形成于基板50中，该专利以引用方式并入本文。简而言之，QP节结垫52形成于节结腔32(图9)中，节结腔32以期望图案蚀刻于基板50中。一旦形成，则将腔32的暴露表面用氧化层钝化，并将抗蚀涂层施加至基板50。接下来，将抗蚀涂层从上述腔32移除以形成开口，然后将籽晶金属沉积于横穿抗蚀涂层的开口的沟槽中，该抗蚀涂层随后被移除。接下来，将无电镀工艺应用于沉积的籽晶金属以形成QP节结垫52。如果需要，可在QP模块垫52上执行抛光步骤，诸如化学机械抛光(CMP)以使它们与基板50的顶部表面共面或大体共面。在本文中，“QP节结”、“QP节结垫”和“导电垫”可互换地使用。

在形成包括微芯片和互连节结的组件的实施例1中，QP节结垫52在基板50上形成为矩形或方形图案54(图3)。在该实施例中，QP节结垫52的各个图案54配置成将微芯片62(下文所描述)接纳于邻近形成各个图案54的QP节结垫52的微芯片腔56中。在本文所描述的各种实施例中，有限数量(四个)的图案54示出于基板50上。然而，这不应理解为限制意义。

参考图1、3和10，该方法然后行进至步骤12；其中，微芯片腔56形成于基板50中，其中各个腔56形成为与所述腔56相关联的QP节结垫52的图案54邻近。在该实施例中，各个微芯片腔56为方形或矩形，并且具有紧邻腔56的各个边缘的四个QP节结垫52。然而，这不应理解为限制意义。此外，基板50示出为具有四个微芯片腔56，其中各个腔56具有邻近所述微芯片腔56的QP节结垫的图案54。然而，这不应 理解为限制意义。

参考图1、4和11，该方法然后行进至步骤14；其中，包括粘附层和任选钝化层的层58形成于各个微芯片腔56中。在一个实施例中，粘附层可为任何合适和/或期望的环氧树脂，该环氧树脂兼容形成基板50的材料和待沉积于微芯片腔56中的微芯片62。如果设置于微芯片腔56内，那么任选钝化层(设置于粘附层和微芯片62之间)可分离微芯片62与形成基板50的材料。

如图11所示，层58可沉积于微芯片腔56的基部和侧壁上。然而，这不应理解为限制意义。

参考图1、5、6和12，该方法然后行进至步骤16；其中，微芯片62放置于包括层58的各个腔56中。一旦微芯片62放置于微芯片腔56中，则层58的粘附部分可以任何合适和/或期望的方式固化以将微芯片62附接(固定)于微芯片腔56内。在图12中，出于说明目的，示出了微芯片62和层58之间的小间隙。然而，在一个实施例中，微芯片62和层58可完全填充腔56，由此层58可填充微芯片62和腔56的壁之间的任何空间。

图5示出了一个实例微芯片62，该微芯片包括电路64的示意性实施例，该电路包括一个或多个电导体66、有源器件的终端68和无源器件的终端70。各个有源器件可为例如晶体管和/或二极管，并且各个无源器件可为电容器、电感器或电阻器。此外，单个电导体或单个终端可连接至有源器件和无源器件，例如图5中的终端68/70。

参考图1、6和12，一旦微芯片62已固定于腔56中，则该方法然 后行进至步骤18；其中，导电线72、74和76可形成于各个微芯片62的顶部表面上。各个导电线72-76将至少一个QP节结垫52连接至电路64的至少一个元件。如上文所述及，各个元件可为电导体、有源器件的终端、无源器件的终端，或它们的一些组合。各个微芯片62的导电线72-76可以本领域中已知或以后开发的任何合适和/或期望的方式形成。在一个实施例中，导电线72-76以本领域中已知的方式由导电材料片材光刻地形成，该导电材料片材沉积于一个或多个钝化层上，该钝化层形成于基板50、QP节结垫52和微芯片62的顶部表面上。然后，利用半导体加工领域中所熟知的光刻图案和蚀刻工艺，导电线72-76可形成于各个微芯片62上的元件和邻近所述微芯片62的QP节结垫52之间。

图6示出了联接至三个QP节结垫52、三个终端70和一个终端68/70的三个导电线72-76。然而，这不应理解为限制意义。

参考图1、7和13，该方法然后行进至步骤20；其中，各个微芯片62和所连接的(邻近的)QP节结垫52均与基板50分离。具体地，如图7和13所示，染料分离蚀刻可用于移除各个微芯片62和QP节结垫52的相关图案54周围的基板材料78。更具体地，如图13最佳所示，可控制染料分离蚀刻以移除围绕QP节结垫52的各个图案54的并且至少部分地位于邻近所述QP节结垫52的外表面的各个QP节结垫52的本体之下的基板材料78。

在一个实施例中，假设如图13所示，停止用于移除基板材料78的染料分离蚀刻，由此基板50的基部部分保留微芯片62和QP节结垫 52的邻近图案54并将其保持在一起，背面磨削步骤可用于移除参考标记80所标注的材料以形成多个单一化组件82，各个单一化组件包括基板在移除基板材料78和80、腔56中的微芯片62、QP节结垫52和导电线72-76之后的其余部分，导电线72-76将导体和/或电路64的终端连接至QP节结垫52。

至此完成了实施例1的描述。

因此，已描述了形成组件82的第一实施例(实施例1)方法，现将继续参考图1并参考图15-26描述形成组件82的第二实施例(实施例2)。在实施例2中，该方法从开始步骤4行进至步骤6(图15和21)，其中提供基板50。接下来，该方法行进至步骤24(图15和21)；在步骤24中，微芯片腔56形成于基板50中。参考图1、16和22，接下来，层58可形成或沉积于各个腔56中。各个层58可包括粘附层和任选钝化层。在层58包括钝化层的情况下，该钝化层可以本领域中已知的方式生长或形成于各个腔56内，并且粘附层(合适粘合剂)可沉积于钝化层的顶部上。

参考图1、17和23，该方法然后行进至步骤28；其中，微芯片62放置于各个腔56中。然后，层58的粘附部分固化。

参考图1、18和24，该方法然后行进至步骤30；其中，QP节结垫52形成为邻近各个微芯片62。在一个实施例中，各个节结垫52形成于邻近其中接纳微芯片62的对应微芯片腔56的腔32中，该腔形成于基板50中。各个腔32可以任何合适和/或期望的方式(例如，反应离子蚀刻)形成。一旦已形成用于接纳对应QP节结垫52的腔32，则导电 材料沉积于所述腔32中以形成QP节结垫52。在一个实施例中，该导电材料为金属。该实施例中的QP节结垫52可以与实施例1中所描述的QP节结52相同的方式形成。

继续参考图1、18和24，该方法然后行进至步骤18；其中，导电线72-76以上文结合实施例1所讨论的方式形成以将一个或多个QP节结垫52连接至导体66、终端68、终端70，和/或微芯片62的终端68/70。

参考图1、19和25，接下来，染料分离蚀刻可用于移除基板材料78并且任选地移除基板材料80(图26)。如果染料分离蚀刻仅用于移除基板材料78，那么背面磨削步骤可用于移除图26所示的基板材料80以产生多个单一化组件82，各个单一化组件82包括微芯片62和QP节结垫52。

至此完成了实施例2的描述。

现将参考图27的流程图102和图28-35，描述形成组件的第三实施例(实施例3)，该组件包括电路和互连节结。

参考图27和28，该方法从开始步骤104行进至步骤106；其中，提供了包括电路152的基板150。在该实施例中，基板150可由半导体材料或非半导体材料形成。在一个实施例中，非半导体材料可为本领域中已知的用于形成印刷电路板的典型材料。

在图28-35中，电路152示出为基板150的表面中的垫或触点。然而，这不应理解为限制意义，因为据设想，垫150所表示的电路还可或另选地沉积于基板150的顶部表面之上和/或之中。

电路152可为任何合适和/或期望的电路，该电路包括但不限于 导电轨迹的图案、垫，和/或形成于基板150的顶部表面上的其它特征，该顶部表面可由绝缘材料形成。电路152还可或另选地包括这样的部件，该部件诸如但不限于电容器、电阻器，或附接至和/或嵌入基板150的有源器件。基板150可为单层或多层。

参考图27、28和29，该方法然后行进至步骤108；其中，腔154经由材料减除技术形成于基板150中，该材料减除技术包括例如干蚀刻、湿化学蚀刻、离子铣削、激光蚀刻和微钻孔。

该方法然后行进至步骤110；其中，导电(金属)籽晶层156沉积于腔154的底板和侧壁上并且沉积于基板150的顶部表面上。在一个实施例中，籽晶层156经由本领域中已知的化学气相沉积(CVD)工艺进行沉积。然而，这不应理解为限制意义，因为据设想，可利用用于沉积籽晶层156的任何合适和/或期望的手段。

参考图27和30，该方法然后行进至步骤112；其中，籽晶层156以导电(金属)材料158进行电镀。导电材料158电镀于在腔154的基部和侧壁中和基板150的顶部表面上的籽晶层156的暴露表面上。

参考图27和31，该方法然后行进至步骤114；其中，从基板150移除过量电镀材料158(以本领域中已知的方式)，从而将导电材料158留置于腔154中，从而形成QP节结160。

参考图27和32，该方法然后行进至步骤116；其中，一个或多个导电线162形成于基板150的顶部表面上。在此，导电线162只是导电的线路(例如，由铜形成)，该导电的线路电连接两个或更多个点。各个导电线162可以任何合适和/或期望的方式形成，包括但不限于丝 网印刷、照相雕刻、PCB铣削、激光抗蚀剂烧蚀、激光印刷，等等。形成各个导电线162的工艺可为添加法、减除法或半添加法。形成各个导电线162的工艺在本领域中是熟知的，并且为简便起见在本文将不进一步描述。

参考图27和33，该方法然后行进至步骤118；其中，基板150的本体和顶部表面的一部分164被移除以暴露QP节结垫160的侧部和底部部分，该QP节结垫160包括导电材料150和籽晶层156。在一个实施例中，被移除的基板150的部分164不包括导电线162和/或电路152。

参考图27、33和34，该方法然后行进至步骤120；其中，基板背面材料166(图33)可经由磨削步骤来移除以产生组件170(图34)，该组件包括从基板150的其余部分突出的QP节结垫160的一部分，该基板支撑电路152和连接于电路152和QP节结垫160之间的导电线162。

另选地，替代经由背面磨削而移除基板150的部分166，部分166的子组可经由化学蚀刻来移除以产生图35所示的具有基板150的组件170，该基板包括通过背面化学蚀刻工艺所形成的圆形边缘168。

最后，该方法行进至停止步骤122，其中实施例3完成。

结合图27-35所描述的第三实施例(实施例3)公开了形成包括单个QP节结垫160的组件170的形成。然而，这不应理解为限制意义，因为据设想，组件170可包括多个QP节结垫160，该多个QP节结垫160连接至电路152并且更具体地(在一个实施例中)连接至电路152的元件，该元件诸如但不限于电导体、有源器件的节点或终端，和/或无源器件的节点或终端。

现参考图36，一个或多个组件82和/或一个或多个组件170可以任何合适和/或期望的方式经由QP节结垫联接在一起。在一个实施例中，包括用于执行一种功能的电路64-1的组件82-1可联接至包括第二电路64-2的组件82-2，该第二电路设计成经由QP节结或QP模块垫52执行不同功能。组件82-1可根据上述实施例1或实施例2来制备。组件82-2可根据实施例1或实施例2来制备。

在一个实施例中，电路64-1可为微处理器，并且电路64-2可为显示驱动器。然而，这不应理解为限制意义，因为据设想，电路64-1和64-2各自可为本领域的普通技术人员认为合适和/或期望的经由QP节结52联接在一起的任何类型的电路。

根据上述实施例3所制备的组件170-1可经由组件170-1的QP节结或QP节结垫160和一个或多个组件82的QP节结52的端至端触点连接至根据上述实施例1或实施例2形成的一个或多个组件82。类似地，组件170-1可经由各个组件170-1和170-2的QP节结160的端至端触点电联接至另一个组件170-2。

组件170-1可包括电路152-1，同时组件170-2可包括电路152-2。电路152-1和152-2可为任何合适和/或期望的电路，其有益于经由组件170-1和170-2的QP节结160的远端进行电连接。

可见，本文公开了一种形成组件的方法，该组件包括突出或凸出的节结。在该方法中，第一微芯片腔形成于由基板材料所形成的基板的表面中。多个第二节结腔或沟槽邻近第一接纳腔形成于基板的表面中(沿着第一腔的至少一个边缘)。微芯片插入第一腔中(其中微 芯片的顶部表面期望地与基板的表面共面)，其中微芯片的顶部表面从具有形成于其上的电路的第一腔面朝外。导电材料沉积于各个第二腔中，从而在所述第二腔中形成导电垫。期望地，各个第二腔中导电材料的顶部表面与基板的顶部表面共面。导电线形成于微芯片的顶部表面上，其中各个导电线将至少一个导电垫连接至电路的至少一个元件。最后，部分的基板材料从基板材料移除以形成载体，该载体支撑邻近微芯片的导电垫，其中各个导电垫的一部分从载体突出或凸出。

形成第一接纳腔和第二接纳腔的步骤可以任何次序执行。将微芯片插入第一腔中和将导电材料沉积于第二腔中的步骤也可以任何次序执行。

在将微芯片插入第一腔中之前，钝化层、粘附层或两者可沉积于第一腔中。

基板可为半导体晶片。每个腔可经由形成于基板的表面上的图案化牺牲层通过湿蚀刻或干蚀刻基板的表面而形成。导电线可通过选择性地移除部分的导电层而形成，该导电层沉积于微芯片、导电垫和基板的表面上。

电路的元件可为电导体、有源器件的节点或终端，或无源器件的节点或终端。

从载体突出或凸出的部分的各个导电垫在所述部分的导电垫的所有侧部和端部上可不含基板材料。

还公开了一种包括载体的组件，该载体具有载体的表面中的第一腔中的微芯片和载体的表面中邻近第一腔的第二腔中的导电垫。导 电垫具有与微芯片的边缘隔开的第一部分、第一部分和微芯片的边缘之间的邻近微芯片的边缘的第二部分，和第一部分和第二部分之间的本体。至少一个导体连接于导电垫和微芯片的电路元件之间。导电垫的第一部分和导电垫的本体的邻近该第一部分的部分从载体突出或凸出。

载体可形成自硅、锗或镓。第一腔和第二腔可通过载体的一部分彼此隔开。电路的元件可为电导体、有源器件的节点或终端，或无源器件的节点或终端。

本文还公开了一种形成包括突出或凸出节结的组件的方法，该方法包括：在由基板材料形成的基板的表面中光刻地形成具有不同深度的第一腔和第二腔，其中第一腔的深度为第二腔的深度的至少两倍。第一腔和第二腔的光刻形成可为经由形成于基板的表面上的图案化牺牲层以湿蚀刻或干蚀刻基板的表面的方式实现。牺牲层可为图案化光致抗蚀剂。

微芯片可沉积于第一腔中，并且导电材料可沉积于第二腔中，从而形成导电垫。接下来，导体光刻地形成于导电垫和微芯片上的位置之间。光刻形成导体的步骤可包括湿蚀刻或干蚀刻导电层(诸如铜)的表面，该导电层沉积于基板上。导电层的湿蚀刻或干蚀刻可经由形成于导电层的表面上的图案化牺牲层实现。牺牲层可为以本领域中已知的方式进行图案化的图案化光致抗蚀剂。

最后，基板材料的一部分被移除以形成支撑导电垫和微芯片的载体，其中导电垫的一部分从载体突出或凸出。在一个实施例中，导 电垫可邻近微芯片。

最后，本文公开了一种形成包括突出或凸出节结的组件的方法。该方法包括：提供支撑电路的基板，和在基板中形成一个或多个腔。导电垫形成于各个腔中，并且一个或多个导电线形成于基板上，其中各个导电线将导电垫连接至电路的位置、节点或终端。然后，部分的基板被移除以形成组件，该组件包括电路、一个或多个导电线，和从基板突出或凸出的各个导电路径的一部分。

电路可形成于基板上，或可形成于由基板支撑的微芯片上。微芯片可接纳于基板的腔中。

基板可为印刷电路板或可由半导体材料形成。

已参考附图描述了实施例。在阅读和理解前述实施例之后，可对其它实施例进行修改和更改。因此，前述实施例不应解释为限制本公开。