衬底和具有3D几何图形上的2D材料沟道的晶体管的制作方法

相关申请的交叉参考

申请人在此根据35u.s.c.119(e)要求2015年6月8日提交的、标题为“substratesandtransistorswith2dmaterialchannelson3dgeometries”的美国临时申请号62/172,700(案号synp2611-1)；以及2015年10月15日提交的、标题为“substratesandtransistorswith2dmaterialchannelson3dgeometries”的美国临时申请号62/242,236(案号synp2611-2)的权益。两个临时申请据此以引用方式并入本文以用于其教导。

背景技术：

finfet可以缩小到7nm设计规则，并且可能拉伸到5nm设计规则。超出5nm设计规则，短沟道效应降低finfet性能，以使得进一步缩放不带来好处。一些开发人员正在考虑可以实现缩小到2nm设计规则的围栅形纳米线。

图1是常规finfet晶体管100的简化透视图。它包括在纵向方向l上延伸的半导体“鳍”110。鳍也具有横向方向t。鳍分别具有通过沟道区(在图中隐藏)纵向分开的漏极区112和源极区114。漏极触点116和源极触点118分别连接到漏极区112和源极区114，并且通过栅极叠层118纵向分开。栅极叠层118可以是高k金属栅极(hkmg)层(通过薄的高k栅极电介质层120在垂直方向v上与鳍的沟道区分开的金属栅极子层)。栅极叠层118通过电介质间隔件材料122与漏极端子114和源极端子116中的每一个纵向分开。

对finfet和纳米线的缩放的一个限制是，中段(mol)寄生电容随着每代技术增加为1/x，其中x是间隔件宽度(在晶体管纵向方向上)，缩放为每代0.7x。mol电容主要来自跨收缩间隔件122面向漏极触点114的栅极118。参见图1中的箭头124。期望mol电容超过互连电容作为5nm设计规则下晶体管的主要负载，并将随着进一步缩放而继续增大。

对finfet的缩放的另一个限制是，鳍间距缩放受到需要一致的hkmg垂直厚度以便维持一致的阈值电压的多层高k电介质+金属栅极(hkmg)叠层的限制。目前，鳍之间的最小hkmg叠层厚度约为14nm，并且除此之外将需要用于收缩的新技术。

对finfet的缩放的又一个限制是横截面鳍形状变化。实施一致的鳍形状是困难的，并且鳍形状变化引入finfet性能变化。例如，断开状态电流随着鳍宽度的增加呈指数增加。性能变化导致更低的电路性能和更高的芯片面积和成本。看来好像将需要新的想法以便继续将晶体管缩小到越来越小的大小。

技术实现要素：

粗略地描述，本发明涉及将半导体2d材料层共形地包裹在3d结构上。所述3d结构可以是例如由电介质材料制成或者由与半导体或导电材料纵向交替地的电介质材料制成的脊。可替代地，所述3d结构可以是树形。其他形状也是可能的。本发明的各方面还包括用于制造此类结构的方法、以及限定此类结构的集成电路布局和用于开发此类布局的方法、存储设计条目的机器可读数据存储介质，所述设计条目包括限定此类结构和布局的一些设计条目、用于开发此类设计条目的方法。各方面还包括被制备为用于制造集成电路中的中间产品的皱褶状晶片，所述集成电路具有共形地设置在3d结构上的半导体2d材料层。

一些开发人员正在考虑使用类似石墨烯或mos2的2d材料作为沟道来制造晶体管。图2a是这种晶体管的顶视图，并且图2b是沿图2a中的箭头b-b'截取的横截面视图。晶体管具有覆盖氧化物层232的2d材料层213，所述氧化物层232本身覆盖硅衬底230。hkmg叠层218在沟道的纵向位置处覆盖2d材料层213。可以看出，图2a和图2b的晶体管是平面的。以这种方式制造的晶体管可以实现超过2nm设计规则的缩放，但不幸的是，它们缺乏通过互连件发送信号所需的驱动强度。

提供本发明的以上概述，以便提供对本发明的一些方面的基本理解。该概述不旨在标识本发明的关键或重要元素或描绘本发明的范围。其唯一目的是以简化的形式来展现本发明的一些概念，以此作为下文所作详细描述的前叙部分。在权利要求书、说明书和附图中描述了本发明的具体特征。

附图说明

将关于其具体实施方案描述本发明，并且将参考附图，其中：

图1是常规finfet晶体管100的简化透视图。

图2a是所提出的晶体管的顶视图，并且图2b是沿图2a中的箭头b-b'截取的所提出的晶体管的横截面视图。

图3、图4、图6和图7是并入本发明的各方面的晶体管的横截面视图。

图5a、图5b、图5c和图5d(统称为图5)是图4的晶体管的多个视图。

图8(由图8a、图8b和图8c组成)是图7的晶体管的多个视图。

图9a、图9b和图9c是根据本发明的方面的根据图7/8实施方案制成的晶体管在制造的各个阶段的透视图。

图10示出根据本发明的方面的以横截面视图示出的各种树形晶体管。

图11a、图11b、图11c、图11d、图11e、图11f、图11g、图11h、图11i、图11j、图11k、图11l和图11m(统称为图11)示出根据本发明的方面的用于制造树形晶体管的方法。图11a至图11h以横截面视图示出结构，并且图11i至图11l以侧正视图示出结构。图11m以顶视图示出结构。

图12是可以用来实现并入本发明的各方面的软件的计算机系统的简化框图。

图13、图14和图15示出使用常规finfet晶体管的库单元的布局。

图16和图17示出根据本发明的方面的使用某些finfet晶体管的库单元的布局。

图18、图19a、图19b、图19c、图19d和图20示出并入本发明的各方面的皱褶状衬底的各个方面。

图21示出并入本技术的特征的说明性集成电路设计流程的简化表示。

具体实施方式

呈现以下描述以使得本领域的任何技术人员能够制造和使用本发明，并且提供在特定应用及其要求的上下文中。所公开的实施方案的各种修改对于本领域的技术人员而言将是容易明显的，并且在不脱离本发明的精神和范围的情况下，本文中限定的一般原理可以应用于其他实施方案和应用。因此，本发明并不意图限于所示的实施方案，而是将符合与本文所公开的原理和特征一致的最宽范围。

如所提及的，本发明的实施方案涉及在3d结构的表面上共形地设置至少一个2d材料层。如本文所使用的，3d结构是具有至少两个非共面表面的结构。3d结构可以是例如脊，其在本文中被认为具有在主体上彼此横向设置的至少三个非共面表面：顶部和两个侧壁。尽管可以使用任何形状的3d结构，但是诸如用来制造finfet的那些脊是有利的，因为已经知道如何制造具有大纵横比的脊。图3示出具有两个脊332并并入这个概念的晶体管300的横截面视图。脊由电介质材料(诸如氧化物)制成，并且由可以是硅但是也可以是任何刚性材料的衬底330支撑。脊具有进出页面的纵向尺寸和横向方向t。所述结构具有多个彼此横向设置的非共面表面，包括脊332中的每一个的两个侧壁，脊中的每一个的顶部或峰以及它们之间的凹槽或谷。2d材料层313“共形地”设置在脊332上，以便覆盖所有横向设置的非共面表面。所覆盖的这些表面越多，晶体管沟道的有效宽度越大，并且所得到的晶体管驱动强度越大。此外，hkmg叠层318在沟道的纵向位置处覆盖半导体2d材料层313。尽管图3示出标记为“hkmg”的单个元件，但是应当理解，hkmg表示材料叠层，典型地是与半导体2d材料层垂直相邻的高k电介质薄层，以及叠置高k电介质层的更厚金属层。

如本文所使用的，“共形地”设置在主体上的特定层不一定要求特定层接触主体；它共形地设置在另一层上就足够了，所述另一层本身共形地设置在主体上并且其与特定层相邻的外表面本身具有大致遵循主体的轮廓的轮廓。此外，如本文所使用的，术语“共形的”是指特定层与下面的主体之间的界面。特定层的外表面可以具有与主体的轮廓不同的轮廓，并且特定层在本文中仍然可以被认为是“共形地”设置在主体上。另外，设置成“覆盖”对象表面或“置于”对象表面“下面”的共形层不一定意味着共形层必须垂直地位于对象表面的上方或下方。如本文所使用的，如果特定表面比对象表面更垂直地远离下面的主体，则特定表面“覆盖”对象表面，并且如果特定表面比对象表面更垂直地靠近下面的主体，则特定表面“置于”对象表面“下面”。例如，对于树枝结构，如本文所使用的术语，设置成“覆盖”分枝中的一个的下表面的共形层实际上位于分枝的下表面下方。

粗略地说，如果脊332的纵横比是ar，则共形地沉积在脊332的峰、谷和侧壁上的半导体2d材料层将具有覆盖相同的横向轮廓的平面沟道的宽度的大约ar+1倍的沟道宽度。驱动强度大致与沟道宽度成比例，所以驱动强度也大致增加了ar+1倍。由于finfet的纵横比现今高达约10：1，所以这种技术可以导致晶体管驱动强度大致增加了10倍。

如本文所使用的“2d材料层”是包括掺杂或未掺杂“2d材料”的一个或多个子层或基本上由所述一个或多个子层组成的层。如本文所使用的“2d材料”是在每个子层内趋于形成强键(诸如共价键)而在子层之间趋于形成相对较弱的键(诸如范德华键)的材料。这些材料的每个子层中的电子在二维平面中自由移动，但是它们在第三维中的运动受到量子力学的限制和控制。石墨烯是“2d材料”的示例，其中每个子层具有仅单个原子的厚度。二硫化钼(mos2)是“2d材料”的示例，其中每个子层具有三个内部单层：夹在s的上单层与下单层之间的mo的中间单层。mo原子和s原子之间的键是共价的，而一层的下部s单层与所述层的其下的上部s单层之间的键是范德华键。“2d材料”的其他示例包括二硒化钨(wse2)、二硒化铌(nbse2)、氮化硼(bn)、硫化钨(ws2)、磷烯(pr3)、锡烷(sn)以及过渡金属二硫属化物。

2d材料层通常具有小于一纳米的厚度。在一些实施方案中，2d材料层包括2d材料的多于一个子层，其也可以增加驱动电流。然而，较厚的总材料层可能降低栅极电压控制流经沟道的电流的能力，尤其在2d材料的较低子层处。此外，在一些实施方案中，使用多于一个子层可以改变带结构。在使用多于一个子层的情况下，并非所有的子层在所有实施方案中都必须具有相同的2d材料。

对于一些2d材料(诸如石墨烯)，仅在载流路径的宽度(即，沟道的宽度)足够小的时候才会出现半导体性质。如果在3d支撑结构上共形地形成这种2d材料过度地加宽了沟道，则在实施方案中，2d材料可以被纵向切割成横向跨沟道的多于一个区段。例如，在上面的图3的示例中，半导体2d材料层可以例如由cmp从脊的顶部除去。半导体2d材料层仍然被认为来覆盖每个脊332的至少两个非共面表面，因为它仍然覆盖两个侧壁。如果多个横向分开的区段由单个源极区(例如在页面的前面)和单个漏极区(例如在页面的后面)连接在一起，则装置还仍然充当单个晶体管。

图3中的脊材料可以是氧化物或任何其他电介质材料。衬底330仅用于物理支撑，所以它可以是硅或任何其他适当的材料。此外，沟道宽度通过在沟道的期望横向边缘处切割半导体2d材料层来限定。在一个实施方案中，切口仅向下延伸穿过半导体2d材料层，并且氧化物保持完整。在另一个实施方案中，氧化物也被切割，例如向下切割至支撑晶片330。

上面图3的解决方案提高了缩放比例，因为它充分改善了晶体管驱动强度，以实现将半导体2d材料实际用作沟道材料。由于半导体2d材料层非常薄，所以栅极电压能够非常好地控制流经沟道的电流。因此，可以缩短栅极长度(进出页面的尺寸中)。

上面图3的解决方案还排除了上述的鳍宽度变化问题，因为电流流经2d沟道材料层而不是流经鳍的主体。由于hkmg层318共形地沉积在半导体2d材料层313上，所以在与hkmg的界面处重复脊332的厚度的任何变化，从而导致沟道厚度保持恒定。因此，脊332的形状的变化实际上在晶体管性能方面没有差异。

如图所示，上面图3的解决方案不一定解决上述的mol电容问题，因为hkmg仍然仅通过如上所提及的随着每个技术节点缩小的小间隔件(类似于图1中的122)与漏极触点分开。它也不一定解决上述的鳍间距问题，因为如图所示，hkmg叠层厚度没有改变。然而，这些问题也可以通过用2d材料层代替hkmg叠层的金属栅极子层来解决，如图4所示。图4示出具有两个脊432并并入这个概念的晶体管400的横截面视图。与图3的实施方案一样，图4中的脊432由电介质材料(诸如氧化物)制成，并且由可以是硅但也可以是任何刚性材料的衬底430支撑。此外，结构具有彼此横向设置的多个非共面表面。半导体2d材料层413共形地设置在脊432上，以便覆盖所有横向设置的非共面表面。此外，栅极叠层418共形地设置在脊432上，以便覆盖脊432。虽然在图4中未单独示出，但是栅极叠层418是共形地设置在脊432上以便覆盖半导体2d材料层413的至少一部分的电介质层、以及优选为传导2d材料层(诸如石墨烯)的栅极导体，所述栅极导体共形地设置在突起上以便覆盖电介质层的至少一部分。

这个图4的实施方案克服了上面所讨论的鳍形状变化问题和驱动强度问题，并且它另外克服了mol电容问题，因为跨收缩间隔件的面对漏极触点的栅极导体的横截面面积现今是极小的。栅极触点本身可以与源极触点和漏极触点不在一条直线上设置(例如，在图4的右侧边缘处)，以便也使栅极触点与漏极触点之间的电容最小化。

这个图4的实施方案也克服了上述的鳍间距问题，因为不再需要厚的hkmg叠层。在电流沿半导体2d材料层413纵向流入或流出页面的情况下，如图4所示的mosfet型晶体管的鳍到鳍间隔仅需要足够大以容纳两个半导体2d材料层沟道、两个高k电介质层、两个传导2d栅极材料层加上一个气隙(上升和下降的半导体2d材料层之间所需的最小间隔以便确保一致的厚度和结构)的厚度。假定每个2d材料层具有大约0.6nm的厚度，并且每个高k电介质层具有大约2nm的厚度，并且气隙大约2nm宽，则这导致仅8.4nm的鳍到鳍间隔。增加现今可以以10nm可靠地制成的一个未涂覆的脊432的厚度，这意味着根据图4的实施方案制造的晶体管可以制造在间距不大于18.4nm的鳍上。

形成栅极导体的传导2d材料层可以具有与沟道材料相同或不同的材料。例如，尽管为沟道材料选择的2d材料层可以是天然半导体，但是为栅极导体选择的2d材料可以是天然导体，诸如石墨烯。此外，像半导体2d材料层一样，传导2d栅极导体材料层可以包括多于一个2d材料子层，并且此类子层可以包括多于一种材料类型。

栅极叠层的电介质层可以由是绝缘体而不是高k电介质的2d材料制成，但是这样做将不一定提供栅极叠层的厚度的任何进一步减小，因为仍然需要至少约2nm的电介质厚度以便防止跨电介质的电荷泄漏。

由图5a、图5b、图5c和图5d组成的图5是图4的晶体管的多个视图。图5a是顶视图，图5b是沿视线b-b'截取的侧正视图(脊在左右方向上取向)，图5c是沿视线c-c'截取的侧正视图(脊朝向页面取向)，并且图5d是3d透视图。图5b示出漏极端子、源极端子和栅极端子，并且图5c示出漏极端子和栅极端子。为了清楚说明，图5a和图5d省略了漏极端子、源极端子和栅极端子。在图3的实施方案或图4/5的实施方案中，适当的电荷载流子可以通过掺杂适当的掺杂剂或通过在沟道的纵向相对侧上的2d材料的源极区和漏极区中添加与2d沟道材料层相邻(上方或下方)的适当的另外的2d材料层来安装在这些区域中。

图5示出由衬底430支撑的晶体管400的两个脊432。半导体2d材料层在图4中标记为413，因为在图4中仅描绘半导体2d材料层的沟道区。在图5中，半导体2d材料层的漏极区514、源极区512和沟道区513以各种视图示出。还示出了栅极叠层418，漏极端子516、源极端子515和栅极端子518分别如图所示。从图中可以看出，栅极端子518从连接漏极端子516和源极端子515的线横向偏移。

用于缩放和鳍间距的问题的另一个解决方案是形成隧穿fet(tfet)而不是mosfet型晶体管。在mosfet型晶体管中，电流沿半导体2d材料层片纵向流动。在tfet型晶体管中，电流跨2d材料流动，如图6所示。tfet通过调节通过势垒的量子隧穿而不像常规mosfet那样调节越过势垒的热电子发射进行切换。因此，在图6中，2d材料层的源极部分和漏极部分分别位于页面的前面和后面，但是一个被制成p型并且另一个被制成n型。2d材料的沟道部分(其是由栅极层控制的部分)可以是中性或本征的。

在图6中，包括两个2d材料层的叠层由hkmg覆盖。最小的鳍到鳍间隔是四层2d材料加上气隙的厚度，其可以小到4.4nm。增加一个未涂覆的鳍的厚度，这意味着根据图6的实施方案制造的tfet晶体管可以制造在间距不大于14.4nm的鳍上。

上述所有问题的另一个解决方案类似于图4和图5的解决方案，除了栅极导体置于半导体2d材料层下面而不是覆盖它之外。也就是说，脊可以形成为使得它们是在半导体2d材料层的漏极区和源极区下方的电介质材料、以及在半导体2d材料层的沟道区下方的传导材料，诸如金属。因此形成用于沿脊纵向支撑多个晶体管的脊可以具有纵向交替的电介质和金属体积。高k电介质共形地形成在脊上(至少在金属栅极体积上方)，并且半导体2d材料层共形地形成在电介质上。因此，图7示出具有两个脊732的晶体管700的横截面视图，所述脊732在半导体2d材料层下方由金属制成。脊732由覆盖可以是硅但也可以是任何刚性材料的衬底730的氧化物层731支撑。此外，结构具有彼此横向设置的多个非共面表面。半导体2d材料层713共形地设置在脊732上，以便覆盖所有横向设置的非共面表面。此外，至少在脊732的金属栅极体积上，半导体2d材料层713通过高k栅极电介质745与脊732分开。

如图7所示的mosfet型晶体管的鳍到鳍间隔可以与两个2d材料层沟道、两个高k电介质层加上一个气隙的厚度一样窄，从而导致鳍到鳍间隔可以窄到只有7.2nm。增加一个未涂覆的鳍的厚度，这意味着根据图7的实施方案制造的晶体管可以制造在间距不大于17.2nm的鳍上。

图7的实施方案中的脊732的金属栅极体积是金属，但是在另一个实施方案中，它们可以是多晶硅或掺杂半导体，诸如掺杂硅。半导体栅极中的掺杂可以用来在整个大范围内改变硅功函数，并且它可以足以确定晶体管沟道是n型还是p型。因此cmos电路可以通过预掺杂半导体脊获得，以便为n型晶体管限定一些区域，并为p型晶体管限定其他区域。此外，虽然电介质层在图7中指示为高k材料，但在另一个实施方案中，它是低k电介质材料，以便帮助减少边缘栅极至漏极耦合。

与图4/5的实施方案一样，在图7的实施方案中，适当的电荷载流子可以通过掺杂适当的掺杂剂或通过在沟道的纵向相对侧上的2d材料的源极区和漏极区中添加与半导体2d材料层相邻(上方或下方)的适当的另外的2d材料层来安装在这些区域中。

与上面图4/5的实施方案一样，这个图7的解决方案克服了鳍形状变化问题、驱动强度问题、mol电容问题和鳍间距问题，所有这些都由于如上所讨论的相同原因。

由图8a、图8b和图8c组成的图8是图7的晶体管的多个视图。图8a是顶视图，图8b是沿视线b-b'截取的侧正视图(脊在左右方向上取向)，图8c是沿视线c-c'截取的侧正视图(脊朝向页面取向)。图9b是透视图。图8b示出漏极端子、源极端子和栅极端子，并且图8c示出漏极端子和栅极端子。为了清楚说明，图8a和图9b省略了漏极端子、源极端子和栅极端子。此外，适当的电荷载流子可以通过掺杂适当的掺杂剂或通过在沟道的纵向相对侧上的半导体2d材料层的源极区和漏极区中添加与半导体2d材料层相邻(上方或下方)的适当的另外的2d材料层来安装在这些区域中。

图8示出晶体管700的两个脊732，其中体积区段833、835和832分别置于半导体2d材料层的漏极区814、源极区812和沟道区813下面。沟道区下方的体积区段832是金属，而漏极区和源极区下方的体积区段833和835是氧化物。脊由衬底730支撑。在图8b中示出了漏极端子816、源极端子815和栅极端子818，并且在图8c中示出了漏极端子816和栅极端子818。从图中可以看出，栅极端子818从连接漏极端子816和源极端子815的线横向偏移。

皱褶状衬底

上面实施方案中的每一个可以通过首先制造皱褶状衬底并且随后根据需要对其进行修改以形成单独晶体管来制造。皱褶状衬底在king的美国专利no.7,190,050中描述，以引用的方式并入本文。king专利中的附图示出在各种实施方案中结构将如何出现。在完成的任何阶段，皱褶状衬底本身都可以作为中间产品进行包装和销售。

图18示出包括一组脊1891的示例性皱褶状衬底1890。应注意，如本文所使用的，在衬底或晶片“中”和“上”的术语之间没有区别，以使得脊1891在本文同样被称为在衬底1890“中”或“上”。在finfet实施方案中，例如，脊1891可以具有类似于图4的主体材料的横截面的横截面。然而，如本文其他地方所讨论的，脊1891可以具有其他横截面形状。因此，图18中的矩形横截面脊形状应该被看作只是象征性的。脊1891中的每一个具有高度hr、宽度w和脊之间的间隔sp。因为在任何特定装置图案化之前制造脊1891，所以各种处理技术可以用来以高度精确度和规则性生成脊1891。例如，压印光刻术是使用电子束光刻来精确地对主模板进行图案化的技术。主模板随后用来对晶片进行图案化(例如，通过将光致抗蚀图压印到晶片上)，从而实现在这些晶片上形成精确的、次波长特征。由于大多数ic布局的复杂性，压印光刻术在生产晶片上使用通常是不实际的。然而，该技术对于在晶片(诸如脊1891)上创建规则的、重复的图案是理想的。压印光刻术的使用可以允许脊1891以非常精确且规则的尺寸创建，从而避免与光学光刻相关联的内在不准确性。用于形成脊1891的其他技术(诸如在y.-k.choi等人的“aspacerpatterningtechnologyfornanoscalecmos”，ieeetransactionsonelectrondevices，第49卷，第3期，第436至441页，2002中所描述的间隔光刻术，其以引用的方式并入本文，其中垂直薄膜沿牺牲特征的侧壁创建，所述垂直薄膜随后蚀刻掉)将是容易明显的。

虽然出于示例目的，脊1891在本文描述为由与下面的主体衬底相同的材料形成，但是根据本发明的各种其他实施方案，脊1891可以包括不同的材料。例如，如果脊由一种电介质材料形成，则下面的主体材料可以是不同的电介质材料。如果脊具有由一种金属或半导体材料形成的纵向区段，则下面的主体材料可以是不同的金属或半导体材料。此外，图18中未示出晶片材料(图3、图4、图5和图6中的硅；以及图7、图8和图9中的硅上的氧化物)。

脊1891可以在分立装置限定之前形成为独立结构。在一个实施方案中，半导体晶片可以用此类脊完全图案化，从而允许在晶片上的任何期望位置处随后形成根据本发明的各方面的一个或多个晶体管。例如，图19a示出晶片1990-a的顶视图，所述晶片1990-a包括跨几乎整个晶片表面延伸的脊1991-a的阵列。脊1991-a具有预先确定的高度hr、宽度w、间隔sp和组成(例如，电介质、金属、半导体、硅、硅锗、硅锗上硅、或碳纳米管等)。通过在晶片级形成脊，ic生产成本受到的影响最小，因为这种类型的简单的主体图案化比在随后的ic处理期间执行的局部特征形成简单得多(并且因此便宜得多)。

在各种其他实施方案中，皱褶状衬底可以包括平行脊(而不是如图19a所示的跨越整个晶片表面的连续脊1991-a)的局部分组。例如，图19b示出包括局部脊组1995的皱褶状衬底1990-b的另一个实施方案。每个局部脊组包括脊1991-b，所述脊1991-b表现出如关于图19a所示的脊1991-a所描述的相同的尺寸和物理一致性，但是跨划线1999是不连续的，这可以简化后续ic形成和晶片切割操作。因此，皱褶状衬底1990-b上的每个管芯位置(即，将要形成ic的每个位置)包括单独的脊组1995。在一些实施方案中，在每个脊组1995内，脊1991-b的局部分组可以展现出不同的材料组成(如下面关于图20更详细描述的)。

虽然如在相同方向上延伸的脊1991-b都在图19a和图19b中示出，但是根据各种其他实施方案，皱褶状衬底可以包括多个局部脊组，其中不同组中的脊在不同方向上延伸。例如，图19c示出可以代替图19b中的局部脊组1995实施的替代局部脊组1995-c的顶视图。局部脊组1995-c包括具有平行脊1991-c1的脊组、具有平行脊1991-c2的脊组、具有平行脊1991-c3的脊组以及具有平行脊1991-c4的脊组。平行脊1991-c1和1991-c4垂直于平行脊1991-c2和1991-c3延伸。只要任何特定组的平行脊中的脊长于使用脊形成的装置的临界尺寸(即，最小几何形状)，脊的任何其他布置就都可以提供上述好处。然而，应注意，脊本身可能实际上比临界尺寸薄(因为脊可以使用除了在实际装置生产中通常使用的那些技术以外的技术来制造，如上所述)。虽然为了说明的目的，由平行脊1991-c1、1991-c2、1991-c3和1991-c4所占据的面积被描绘为大致相等，但是管芯位置内(即，划线之间)的不同的脊分组可以展现出彼此之间的任何期望的大小关系。

皱褶状衬底可以包括大的平面半导体表面区域。例如，图19d示出可以代替图19b中的局部脊组1995实施的替代局部脊组1995-d的顶视图。局部脊组1995-d包括具有平行脊1991-d1的脊组、具有平行脊1991-d2的脊组、以及平面(未成脊)的半导体表面区域1991-f1和1991-f2。常规的平面半导体装置(即，晶体管、电阻器和/或电容器)可以例如通过使用本文其他地方描述的制造工艺流程与皱褶状半导体装置同时形成在这些平面半导体表面区域1991-f1和1991-f2中。应注意，虽然为了说明的目的，平面半导体表面区域1991-f1和1991-f2被描绘为覆盖与平行脊1991-d1和1991-d2大致相同的区域，但是平行脊和平面区域的分组可以展现出任何相对大小。皱褶状衬底的一部分可以被认为是平面区域，只要该部分提供至少与两个脊加上这两个脊之间的间隔一样宽的未成脊区域。

理想地，皱褶状衬底包括覆盖至少与基本功能块(例如，执行特定逻辑功能的一组装置)一样大的区域的多组平行脊。提供其大小以这种方式设计的脊组的皱褶状衬底可以有利地最小化对功能块内的装置之间的附加互连布线的需要。较大的脊组同样可以最小化功能块之间的互连布线要求。

例如，图20示出包括一组平行脊2091的皱褶状衬底2090。脊2091基本上类似于前述的脊，并具有预先确定的高度hr、宽度wr、间隔sp和组成。有源区2001(由虚线指示)表示将形成电路的功能元件的位置。虽然脊2091在尺寸上非常类似，但是脊2091的组成可以变化。为了开始制造工艺，位于有源区2001外面的脊2091的部分通过遮蔽有源区并且蚀刻掉未遮蔽区域来除去。

形成晶体管结构

对于图3的实施方案，示例性制造工艺可以从顶部具有氧化物层的硅晶片开始。随后对脊线进行图案化，并用常规方法蚀刻脊之间的谷，从而得到诸如图19a、图19b、图19c或图19d中任一个所示的皱褶状晶片。这些脊可以制造成具有与上述鳍到鳍间隔一样窄的脊到脊间隔。换句话说，脊可以以与上述鳍间距一样窄的间距制造。晶片随后可以以这种形式存储或销售。可替代地，半导体2d材料层可以例如使用cvd或ald共形地沉积在顶部上，并且晶片可以以该形式存储或销售。可替代地，hkmg叠层(诸如318)可以施加在晶片上，并且晶片可以以该形式存储或销售。稍后可以执行栅极和晶体管的后续图案化。可以用于使2d材料沉积的若干技术和工具描述在牛津仪器公司(oxfordinstruments,inc.)的“grapheneandother2-dimensionalmaterials”(2014)(设备供应商牛津仪器公司(oxfordinstruments,inc.)的手册)中，所述手册以引用的方式并入本文。

对于图4/5的实施方案，在皱褶状氧化物晶片形成并涂覆有半导体2d材料层之后，晶片可以涂覆有栅极叠层材料(仅高k电介质层、或高k电介质层加上顶部上的2d栅极导体材料两者)。晶片随后可以以该形式存储或销售。此外，稍后可以执行栅极和晶体管的后续图案化。

对于图6的实施方案，可以制造类似的中间皱褶状晶片产品。

对于图7/8的实施方案，可以通过从顶部具有氧化物层的硅衬底和氧化物的顶部上的平面金属层(或多晶硅或硅)开始制造皱褶状晶片。随后将金属层图案化成与未来的脊方向横向取向的条带。金属留在未来的栅极导体将会所在的地方，并在将来的栅极导体之间被除去。金属条带之间的间隙随后填充有氧化物，从而留下平行于栅极并在未来的纵向方向上交替的金属-氧化物-金属-氧化物条带。接下来，沟槽被图案化并跨金属-氧化物-金属条带(垂直于金属-氧化物-金属条带)蚀刻以在垂直于栅极导体的方向上形成皱褶。皱褶状晶片可以作为中间产品以这种形式存储或销售。

图9a、图9b和图9c是根据图7/8的实施方案制造的晶体管在制造的各个阶段的透视图。图9a示出如刚刚所述制造的皱褶状衬底的两个鳍。硅衬底730在底部示出，并且氧化物填充物731在其上方示出。左右条带832是金属栅极材料。由于刚刚描述的制造工艺，金属栅极材料832向下延伸到氧化物填充物731中，如在结构的边缘上可以看到的那样。即，在脊内，金属体积832延伸到氧化物填充物731中，以使得所有金属的下表面基本上形成平行于硅支撑晶片730的平面。因此，每个脊具有在纵向方向交替的氧化物/金属体积。

在图9b中，栅极电介质层745已施加，并且半导体2d材料层713已施加在栅极电介质层745上。栅极电介质层745在图9b的实施方案中沿整个鳍纵向延伸，但是在另一个实施方案中，它仅需要在覆盖金属栅极体积832的纵向区段上延伸。在图9c中，已为晶体管形成漏极触点816、源极触点815和栅极触点818。漏极触点816和源极触点815分别连接到半导体2d材料层713的漏极区814和源极区812，并且栅极触点818连接到金属栅极体积832。可以看出，栅极触点818从连接漏极触点816和源极触点815的线偏移，并且因此更远离漏极区814和漏极触点816，从而减小mol电容。

在又一个实施方案中，皱褶状晶片使用氧化物作为脊材料制成。薄的传导层随后沉积在顶部上；传导的2d材料可以用于此目的。皱褶状衬底可以作为中间产品以这种形式存储或销售。然后，传导层被图案化并蚀刻以便仅在需要栅极导体的地方(例如，在晶体管沟道下方)保持传导层，随后高k电介质和沟道材料(例如，半导体2d材料层)沉积在顶部上。由于栅极材料非常薄(例如，只有一个单层原子)，所以沟道材料表面将实际上处于与源极和漏极相同的高度。皱褶状衬底可以在本段所提及的步骤中的任一个之后作为中间产品存储和销售。

在所有示例中，皱褶状衬底可以使用已知的工艺技术或king专利中阐述的工艺技术中的任一个形成。此外，king专利和附随的文本的图3a、图3b、图3c、图3d、图4a、图4b、图4c、图4d、图4e和图5所示的所有变型可以适当地使用。图3a、图3b、图3c和图3d是可以用于制造并入具有分段沟道区的晶体管的ic的不同皱褶状衬底的顶视图，并且图4a、图4b、图4c、图4d和图4e是用于并入具有分段沟道区的晶体管的ic的制造工艺中的步骤。通过在分立装置限定之前将脊创建为独立结构，可以使用不一定适用于通用ic生产的技术(例如，压印光刻术和间隔件光刻术)以高精度形成脊。此外，任何皱褶状衬底还可以包括临时或永久地添加在顶部上的钝化。

树形晶体管

如上所述，晶体管的驱动强度大致与沟道宽度成比例。对于通过使半导体2d沟道材料层共形地沉积在诸如用来制造finfet的脊的峰、谷和侧壁表面上而形成的晶体管，有效沟道宽度(并且因此驱动强度)大致变为覆盖相同轮廓的平面沟道的宽度的ar+1倍，其中ar是脊的纵横比。但是如上所提及的，脊不是其上可以共形地沉积半导体2d沟道材料层的唯一形状。并且脊甚至不需要具有光滑的壁。具体地，ald(原子层沉积)和cvd(化学气相沉积)两者甚至都可以用来使材料沉积在突出部分的下侧上。

图10示出各种树形晶体管(具有树形横截面形状的晶体管)，所述各种树形晶体管包含从主干垂直段1010横向延伸的分枝1012，从而留下使分枝垂直分开的凹槽1014。在这些图像中，示出了晶体管横截面。电流流入到页面中。主体材料(主干段1010和分枝1012)由氧化物制成，并且半导体2d材料层1016共形地形成在脊的至少某一特定纵向段内的主体材料的所有表面上。hkmg栅极叠层共形地形成在半导体2d材料层1016上。

对于这些晶体管，在横向尺寸上，与简单的脊结构相比，跨晶片的每单位长度的结构的表面长度大大增加。因此，共形地形成在该结构上的沟道宽度，并且因此晶体管的驱动强度可以相应地增加。大多数布局设计需要各种不同的晶体管布局，以使得设计人员可以根据电路的特定区域的需要，用导通状态下的高驱动电流折衷断开状态下的低泄漏。如可以看出的，上面的树形结构完全适应此类变种。具体地，较高且包含较多分枝的树形晶体管具有其上形成有半导体2d材料层1016的较大表面，而较短且包含较少分枝的树形晶体管具有其上形成有2d沟道材料的较短表面。因此，较高的晶体管具有较大的驱动电流，而较短的晶体管具有较低的断开状态泄漏电流。

例如，在给定的单晶片上，可以制造具有不同高度的不同晶体管。具体地，一个晶体管可以具有垂直的主干段1010和在从主干的一个横向方向上延伸的恰好n>0个分枝1012，所述分枝彼此叠置，并且垂直相邻的每对分枝通过相应的凹槽1014彼此垂直分开，而第二晶体管可以具有垂直主干段1010和在从主干的一个横向方向上延伸的恰好m>0个分枝1012，所述分枝彼此叠置，并且垂直相邻的每对分枝通过相应的凹槽1014彼此垂直分开，并且m≠n。应注意，这样的晶体管通常也将具有与每个分枝相同水平的沿着相反的横向方向延伸的分枝，但是不包括在上方m和n个计数的分枝中。此外，在另一个实施方案中，一些晶体管可以具有简单的脊形状，而其他晶体管可以具有树形形状。

图10中的树形的每个分枝可以被认为具有上表面1020、下表面1022和端部表面2024。凹槽在垂直主干部分1010上也具有内表面1026。在图10的实施方案中，所有此类表面以及顶部表面1028都具有共形地形成在其上的半导体2d材料层1016。在另一个实施方案中，不是所有的此类表面都需要被涂覆。在一个实施方案中，例如，可以仅涂覆顶部表面2028、上部树枝表面1020和分枝端部表面1024。如果多个横向分开的区段由单个源极区和单个漏极区连接在一起，则装置还将仍然充当单个晶体管。

图11(由图11a至11m组成)示出用于制造树形晶体管的方法。图11a至11h以横截面视图示出了结构，并且图11i至图11l以侧正视图示出了结构。图11m以顶视图示出了结构。在从图11a到图11e的任何阶段，晶片的不同部分可以被遮蔽，而装置的其他部分被蚀刻，以使得由蚀刻树形结构制成的晶体管较短并且具有较少的分枝。此外，如上相对于鳍状脊所述，图11的结构可以形成为长的树形脊(朝向图11中的页面取向)，并且在图11的完成阶段中的任一阶段，所述结构可以作为皱褶状衬底被包装和销售。

在图11a中，电介质材料1110和填充材料1112的交替层沉积在衬底(未示出)上。在图11b中，沟槽1114为树的主干段打开。在图11c中，沟槽1114填充有电介质材料1110。在图11d中，纵向取向的沟槽被蚀刻到该结构中，从而留下纵向取向的脊，诸如脊1116。在图11e中，填充材料1112被除去。在图11f中，半导体2d材料层1118共形地沉积在树结构的表面上。在图11g中，半导体2d材料层1118例如通过从脊中的一些之间的谷除去这种层而图案化。在图11h中，hkmg叠层1120沿脊的整个纵向长度共形地沉积在半导体2d材料层1118上。在图11i中，hkmg叠层1120被图案化以暴露半导体2d材料层1118的漏极区和源极区。在图11j中，间隔件1122形成在hkmg叠层与半导体2d材料层1118的漏极区和源极区中的每一个之间，并且在图11k中，层间电介质1124沉积在顶部上。在图11l中，通孔在层间电介质层1124中打开，并且漏极端子、源极端子和漏极端子沉积在通孔中。图11m是所得到的晶体管的顶视图。

库单元布局

图13、图14和图15示出用于常规finfet晶体管的库单元的布局。这些附图中的水平线表示脊，并且垂直线表示栅极叠层。为了简化说明，这些附图中的每个晶体管使用两个相邻的鳍，并且上部的一对鳍被掺杂用于一种传导类型，而下部的一对鳍被掺杂用于相对的传导类型。图13的布局形成彼此纵向分开的两个cmos反相器1310和1312。finfet晶体管可以通过切割鳍纵向分开，但是需要虚拟栅极以便终止鳍。所以图13的常规布局纵向地在反相器中的每一个中在每个鳍的两端处包括四个虚拟栅极导体1314、1316、1318和1320。

在可能的情况下，单元共享晶体管之间的扩散区域以便减小所需面积。图14示出具有两个反相器的常规单元，所述两个反相器沿其鳍中的每一个共享源极区。两个反相器纵向地彼此相邻布置，其中共享源极区在它们之间。此外，然而，在每个鳍的纵向两端处仍然需要虚拟栅极导体。

如图13所示的两个纵向间隔开的反相器(不共享扩散区域)所需的纵向空间可以通过在反相器之间放置隔离虚拟栅极导体而稍微减小，如图15所示。然而，存在一些泄漏通过隔离晶体管。

然而，对于如本文所述的由2d沟道材料制成的晶体管，不需要虚拟栅极导体来终止脊。因此，对于诸如图13中的具有两个纵向间隔开的反相器的单元，使用本发明的各方面的布局工具可以将两个反相器放置得纵向地更靠近彼此，如图16所示。虚拟栅极导体的放置不需要纵向空间，并且两个反相器的鳍之间将不会出现像使用隔离虚拟栅极导体那样的泄漏。类似地，当两个反相器可以共享如图14中的扩散区域时，纵向空间要求可以通过省略任何虚拟鳍终止栅极导体再次减小，如图17所示。因此，在本发明的方面中，由于对如图13、图14和图15中的虚拟栅极的要求而施加的面积损失可以消除。

在图16和图17的实施方案中，宽水平线表示两个或更多个平行水平脊，但是由于覆盖它们的半导体2d材料层也覆盖它们之间的谷，所以在这些附图中脊之间的间隔是不可见的。此外，如上所述，图16和图17中的脊可以是树形的。

布局工具可以被设计来布置没有虚拟栅极的晶体管以纵向终止脊。此外，在一些实施方案中，不允许栅极导体跨nmos脊和pmos脊连续地延伸。在此类实施方案中，布局工具将这种栅极导体分成nmos片和pmos片。如有必要，布局工具在较高的金属层(未示出)中将两个区段连接在一起。

其他方面

为了开发用来生产上述结构的制造工艺，非常期望模拟制造工艺流程。这可以使用过程模拟器程序(诸如sentaurusprocess，可从synopsys公司获得)来完成。可以在这种程序中用来这么做的一些示例性方法和系统描述在由发明人arsenterterian和tommasocilento于2015年4月29日提交的、标题为3dtcadsimulation的美国专利申请号14/699,162(代理人案号synp2456-4)中，该专利申请以引用方式并入本文。

此外，一旦使用上述技术来设计装置结构，提取用于电路模拟器(诸如spice)中的装置的各种参数通常是重要的。此类参数的提取可以通过sentaurusdevice(从synopsys公司获得的软件)执行。

包括根据上述实施方案的晶体管或其他装置的电路或布局还可以提前设计并作为宏单元(如本文所使用的可以是标准单元)提供给设计者。集成电路设计人员通常利用已为特定类型的电路预先设计的宏单元，诸如逻辑门、较大的逻辑功能、存储器并且甚至整个处理器或系统。这些宏单元提供在从各种来源(诸如铸造厂、asic公司、半导体公司、第三方ip提供商并且甚至是eda公司)获得的库中，并在设计大型电路时由设计人员使用。每个宏单元通常包括此类信息，如用于示意图的图形符号；用于硬件描述语言(诸如verilog)的文本；描述所包括的电路中的装置、它们之间的互连以及输入节点和输出节点的网表；一种或多种几何描述语言(诸如gdsii)的电路的布局(物理表示)；由布局及布线系统使用的所包括的几何图形的摘要；设计规则检查平台；由逻辑模拟器和电路模拟器使用的模拟模型；等等。一些库可以包括用于每个宏单元的较少信息，并且其他库可以包括更多。在一些库中，条目提供在单独的文件中，而在其他库中，它们组合成单个文件或包含用于多个不同宏单元的条目的一个文件。在所有情况下，文件被存储并分布在计算机可读介质上，或者被电子地传送并由用户存储在计算机可读介质上。宏单元库通常包含在面积、速度和/或功耗方面不同的相同逻辑功能的多个版本，以便允许设计人员或自动化工具在这些特性之间进行折衷的选项。在本发明的方面中，宏单元库为此包括不同高度的树形晶体管。

对于如上所述的包括装置结构的宏单元，模拟模型具有从装置提取的参数，并且布局包括适合于制造用于制造装置结构的掩模的形状。

集成电路制造流程

图21示出并入技术的特征的说明性集成电路设计流程的简化表示。在高层次上，该过程从产品创意(步骤2100)开始，并在eda(电子设计自动化)软件设计过程(步骤2110)中实现。当设计完成时，其可以流片(taped-out)(步骤2140)。在流片之后，制造过程(步骤2150)和包装和组装过程(步骤2160)发生，从而最终导致已完成的集成电路芯片(结果2170)。

eda软件设计过程(步骤2110)实际上由多个步骤2112-2130组成，为简单起见以线性方式示出。在实际的集成电路设计过程中，特定的设计可能不得不通过步骤返回，直到通过某些测试。类似地，在任何实际的设计过程中，这些步骤都可能以不同的顺序和组合出现。因此，该描述通过上下文和一般性解释提供，而不是作为用于特定集成电路的具体的、或推荐的设计流程。

现在将提供eda软件设计过程(步骤2110)的部件步骤的简要描述。

系统设计(步骤2112)：设计人员描述他们想要实现的功能，他们可以执行假设计划来完善功能、检查成本等。硬件软件架构划分可以发生在这个阶段。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括modelarchitect、saber、systemstudio和design产品。

逻辑设计和功能验证(步骤2114)：在该阶段，写入系统中的模块的vhdl或verilog代码，并且针对功能准确性检查设计。更具体地，检查设计以确保响应于特定的输入刺激产生正确的输出。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括vcs、vera、designmagellan、formality、esp和leda产品。

合成和用于测试的设计(步骤2116)：在此，将vhdl/verilog转换成网表。可以针对目标技术优化网表。此外，用来允许检查已完成芯片的测试的设计和实现发生。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括designphysicalcompiler、testcompiler、powercompiler、fpgacompiler、tetramax和design产品。

网表验证(步骤2118)：在该步骤，针对与时序约束的相符性和与vhdl/verilog源代码一致性检查网表。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括formality、primetime和vcs产品。

设计规划(步骤2120)：在此，对用于芯片的总体平面布置图进行建造和分析用于时序和顶级线路布置。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括astro和iccompiler产品。

物理实现(步骤2122)：布置(电路元件的定位)和布线(电路元件的连接)发生在该步骤。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括astro和iccompiler产品。可以在制造流程的该步骤中使用本发明的各方面。

分析和提取(步骤2124)：在该步骤，在晶体管级处验证电路功能，这进而允许假设细化。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括astrorail、primerail、primetime和starrc/xt产品。可以在制造流程的该步骤中使用本发明的各方面。

物理验证(步骤2126)：在该步骤，执行各种检查功能以确保下列各项的正确性：制造过程、电问题、光刻问题和电路。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括hercules产品。可以在制造流程的该步骤中使用本发明的各方面。

流片(步骤2127)：该步骤提供“流片”数据用于生成光刻用掩模以便产生所完成芯片。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括cats(r)系列产品。

分辨率增强(步骤2128)：该步骤涉及布局的几何操作以改善设计的可制造性。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括proteus、proteusaf和psmgen产品。

掩模数据准备(步骤2130)：该步骤提供“流片”数据用于生成光刻用掩模以便产生所完成芯片。来自synopsys公司的可以用在该步骤的示例性eda软件产品包括cats(r)系列产品。

典型的集成电路制造流程还包括平行流程，如下：

(1)开发用于制造集成电路的各个工艺步骤。这可以用synopsys工具“sentaurusprocess”、“sentaurustopography”和“sentauruslithography”来建模。这里的输入信息包括掩模或布局信息、以及类似温度、反应堆环境、植入能量等的工艺条件。输出信息是最终几何形状或掺杂剖视图或应力分布。可以在制造流程的该步骤中使用本发明的各方面。

(2)将各个工艺步骤整合到完整的工艺流程中。这可以用synopsys工具“sentaurusprocess”来建模。这里的输入信息包括布局信息和按适当顺序的工艺步骤的集合。输出信息包括晶体管的几何形状、掺杂剖视图和应力分布以及晶体管之间的空间。可以在制造流程的该步骤中使用本发明的各方面。

(3)分析用该工艺流程制造的晶体管的性能。这可以用synopsys工具“sentaurusdevice”完成。这里的输入信息包括步骤(2)的输出和施加到晶体管端子的偏压。输出信息包括每个偏压组合的电流和电容。可以在制造流程的该步骤中使用本发明的各方面。

(4)如有必要，修改工艺步骤和工艺流程，以达到所需的晶体管性能。这可以通过使用上面所提及的synopsys工具迭代地完成。

一旦工艺流程准备就绪，其就可以用来制造来自各个公司的各种设计人员的多种电路设计。eda流程2112-2130将由此类设计人员使用。在这里描述的平行流程用于铸造厂，以开发可以用来制造来自设计人员的设计的工艺流程。工艺流程的组合和由步骤2130制成的掩模被用来制造任何特定的电路。如果设计人员在不同的公司(例如，无生产线公司)，则通常是执行该平行工艺流程的铸造厂，而图9的工艺步骤通常由无生产线公司执行。如果集成电路在idm(集成装置制造商)公司(而不是无生产线公司和铸造厂的组合)处制造，则上述两个平行流程都在相同的idm公司完成。

这些工具和2112-2130eda工具之间还存在桥接器。桥接器是synopsys工具“seismos”，其施加紧凑的邻近模型用于特定的电路设计和布局，以获得具有电路中的每个单独晶体管的实例参数的网表，作为其邻域和应力(包括材料转换应力)的函数。该网表在分析步骤2124中使用。

计算机硬件

图12是可以用来实现并入本发明的各方面的软件的计算机系统1210的简化框图。计算机系统1210通常包括经由总线子系统1212与多个外围装置通信的处理器子系统1214。这些外围装置可以包括具有存储器子系统1226和文件存储子系统1228的存储子系统1224、用户界面输入装置1222、用户界面输出装置1220以及网络接口子系统1216。输入和输出装置允许与计算机系统1210的用户交互。网络接口子系统1216提供到外部网络的接口(包括到通信网络1218的接口)，并且经由通信网络1218耦合到其他计算机系统中的对应接口装置。通信网络1218可以包括许多互连的计算机系统和通信链路。这些通信链路可以是有线链路、光链路、无线链路或用于信息的通信的任何其他机构，但通常是基于ip的通信网络。尽管在一个实施方案中，通信网络1218是互联网，但是在其他实施方案中，通信网络1218可以是任何合适的计算机网络。

网络接口的物理硬件部件有时被称为网络接口卡(nic)，尽管它们不需要呈卡的形式：例如它们可以呈直接配合到主板上的集成电路(ic)和连接器的形式、或呈与计算机系统的其他部件一起在单个集成电路芯片上制造的宏单元的形式。

用户界面输入装置1222可以包括键盘、指向装置(诸如鼠标、轨迹球、触摸板或图形输入板)、扫描仪、并入显示器中的触摸屏、音频输入装置(诸如语音识别系统)、麦克风、以及其他类型的输入装置。通常，术语“输入装置”的使用旨在包括所有可能类型的装置和将信息输入到计算机系统1210中或到计算机网络1218上的方法。

用户界面输出装置1220可以包括显示子系统、打印机、传真机或非可视显示器(诸如音频输出装置)。显示子系统可以包括阴极射线管(crt)、平板装置(诸如液晶显示器(lcd))、投影装置或用于创建可视图像的某一其他机构。显示子系统还可以诸如经由音频输出装置提供非可视显示器。通常，术语“输出装置”的使用旨在包括所有可能类型的装置和将信息从计算机系统1210输出给用户或到另一台机器或计算机系统的方法。

存储子系统1224存储提供本发明的某些实施方案的功能的基本编程和数据结构。例如，实现本发明的某些实施方案的功能的各种模块可以存储在存储子系统1224中。这些软件模块通常由处理器子系统1214执行。

存储器子系统1226通常包括多个存储器，包括用于在程序执行期间存储指令和数据的主随机存取存储器(ram)1230和存储有固定指令的只读存储器(rom)1232。文件存储子系统1228为程序和数据文件提供永久存储，并且可以包括硬盘驱动器、软盘驱动器以及相关联的可移动介质、cdrom驱动器、光学驱动器或可移动介质盒。实现本发明的某些实施方案的功能的数据库和模块可能已提供在计算机可读介质(诸如一个或多个cd-rom)上，并且可以由文件存储子系统1228存储。主机存储器1226除了其他内容以外还包含计算机指令，所述计算机指令在由处理器子系统1214执行时引起计算机系统操作或执行如本文所述的功能。如本文中所使用的，被称为在“主机”或“计算机”中或上运行的进程和软件响应于主机存储器子系统1226(包括用于此类指令和数据的任何其他本地或远程存储器)中的计算机指令和数据而在处理器子系统1214上执行。

总线子系统1212提供用于使计算机系统1210的各种部件和子系统按预期彼此通信的机构。尽管总线子系统1212示意性地显示为单个总线，但是总线子系统的替代实施方案可以使用多条总线。

计算机系统1210本身可以具有各种类型，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、大型机、服务器群或任何其他数据处理系统或用户装置。由于计算机和网络的不断变化的性质，图12中所描绘的计算机系统1210的描述仅旨在于作为用于说明本发明的优选实施方案的具体示例。计算机系统1210的许多其他配置可能具有比图12中所描绘的计算机系统更多或更少的部件。

条款

以下条款指出本发明的各种特征。

条款a1.一种具有晶体管装置的集成电路结构，其包括：

三维主体，所述三维主体具有纵向尺寸和横向尺寸，并且还具有在所述主体上彼此横向设置的至少第一非共面表面和第二非共面表面；

半导体2d材料层，所述半导体2d材料层共形地设置在所述主体上，以便沿所述主体的特定纵向区段至少覆盖所述第一表面和所述第二表面；以及

连接到所述装置的源极端子、栅极端子和漏极端子，所述源极端子和所述漏极端子中的至少一个连接到所述半导体2d材料层。

条款a2.根据条款a1所述的结构,其还包括栅极导体，所述栅极导体连接到所述栅极端子并覆盖所述半导体2d材料层的沟道部分。

条款a3.根据条款a1所述的结构,其包括栅极导体，所述栅极导体连接到所述栅极端子并置于所述半导体2d材料层的沟道部分下面。

条款a4.根据条款a1所述的结构，其中所述主体是电介质，

其中所述半导体2d材料层包括纵向设置在所述半导体2d材料层的源极区与漏极区之间的沟道区，

其还包括栅极导体，所述栅极导体纵向共形地设置在所述半导体2d材料层上以覆盖所述沟道区并且横向地覆盖所述第一表面和所述第二表面两者，所述栅极导体通过栅极电介质层与所述半导体2d材料层分开，

并且其中所述源极端子、所述栅极端子和所述漏极端子分别连接到所述源极区、所述漏极区和所述栅极导体。

条款a5.根据条款a4所述的结构，其中所述栅极导体包括2d材料层。

条款a6.根据条款a4所述的结构，其中所述栅极电介质层包括2d材料层。

条款a7.根据条款a4所述的结构，其中所述栅极端子从连接所述源极端子和所述漏极端子的线横向偏移。

条款a12.根据条款a1所述的结构，其中所述主体包括纵向设置在所述主体的第一三维电介质体积与第二三维电介质体积之间的三维传导体积，

其中所述2d半导体材料层具有覆盖所述传导体积的至少一部分的沟道区，并且还具有分别覆盖所述第一电介质体积和第二电介质体积的源极区和漏极区，所述沟道区通过栅极电介质层至少与所述传导体积分开，

其中所述源极端子和所述漏极端子连接到所述半导体2d材料层的所述源极区和所述漏极区，并且所述栅极端子连接到所述栅极导体。

条款a13.根据条款a12所述的结构，其中所述三维传导体积包括金属。

条款a14.根据条款a12所述的结构，其中所述三维传导体积包括重掺杂半导体。

条款a15.根据条款a12所述的结构，其中所述栅极电介质层包括2d材料层。

条款a16.根据条款a12所述的结构，其中所述栅极端子从连接所述源极端子和所述漏极端子的线横向偏移。

条款a22.根据条款a1所述的结构，其中所述主体是电介质，

其中所述半导体2d材料层包括纵向设置在所述半导体2d材料层的源极区与漏极区之间的沟道区，

其还包括栅极导体，所述栅极导体共形地设置在所述主体上以置于所述沟道区下面并且横向地覆盖所述第一表面和所述第二表面两者，所述栅极导体通过栅极电介质层与所述半导体2d材料层分开，

并且其中所述源极端子、所述栅极端子和所述漏极端子分别连接到所述源极区、所述漏极区和所述栅极导体。

条款a23.根据条款a22所述的结构，其中所述栅极导体包括2d材料层。

条款a24.根据条款a22所述的结构，其中所述栅极电介质层包括2d材料层。

条款a25.根据条款a22所述的结构，其中所述栅极端子从连接所述源极端子和所述漏极端子的线横向偏移。

条款a31.根据条款a1所述的结构，其中所述第一非共面表面和所述第二非共面表面彼此横向分开。

条款a32.根据条款a1所述的结构，其中所述三维主体包括从衬底垂直延伸的脊，所述脊具有相对的第一壁和第二壁以及顶部，

其中所述第一非共面表面和所述第二非共面表面分别设置在所述第一壁和所述第二壁上。

条款a33.根据条款a1所述的结构，其中所述三维主体包括从衬底垂直延伸的脊，所述脊具有相对的第一壁和第二壁以及顶部，

其中所述第一非共面表面和所述第二非共面表面分别设置在所述第一壁和所述顶部上。

条款a34.根据条款a1所述的结构，其中所述三维主体包括各自从衬底垂直延伸的多个横向相邻的平行脊，所述脊中的每一个具有两个相对壁和在它们之间的相应的峰，并且横向相邻的每对平行脊由相应的谷横向连接。

条款a35.根据条款a34所述的结构，其中所述半导体2d材料覆盖所述主体的所述特定纵向区段内的所述多个脊的所述壁、峰和谷的全部。

条款a36.根据条款a34所述的结构，其中所述半导体2d材料覆盖所述主体的所述特定纵向区段内的所述多个脊的所述壁和谷的全部而不覆盖所述多个脊的所述峰中的任一个。

条款a37.根据条款a34所述的结构，其中所述第一非共面表面和所述第二非共面表面设置在所述多个脊的所述极端横向相对壁上。

条款a40.根据条款a1所述的结构，其中所述三维主体包括从衬底垂直延伸的脊，所述脊具有树形横截面。

条款a41.根据条款a40所述的结构，其中所述半导体2d材料层共形地设置在沿所述主体的所述特定纵向区段的所述脊的所有表面上。

条款a42.根据条款a40所述的结构，其中所述横截面形状包括垂直主干段和从所述主干段横向延伸的至少一个分枝。

条款a43.根据条款a40所述的结构，其中所述横截面形状包括垂直主干段，所述垂直主干段具有从所述主干段横向延伸的多个分枝，所述分枝中的上部分枝覆盖所述分枝中的下部分枝并且通过凹槽与所述下部分枝垂直分开。

条款a44.根据条款a43所述的结构，其中所述上部分枝和所述下部分枝各自具有上表面、下表面和端部表面，

并且其中所述半导体2d材料层共形地设置在沿所述主体的所述特定纵向区段的所述上部分枝和所述下部分枝两者的所述上表面和所述端部表面上。

条款a45.根据条款a43所述的结构，其中所述上部分枝和所述下部分枝各自具有上表面、下表面和端部表面，并且其中所述主干段具有顶部表面，

并且其中所述半导体2d材料层共形地设置在沿所述主体的所述特定纵向区段的所述顶部表面和所述上部分枝和所述下部分枝两者的所述上表面和所述端部表面上。

条款a50.根据条款a40所述的结构，其还具有第二晶体管装置，所述第二晶体管装置具有第二三维主体，所述第二三维主体包括从所述衬底垂直延伸的第二脊，所述第二脊具有平滑壁式横截面。

条款a51.根据条款a50所述的结构，其中所述分枝中的每一个具有相应的上表面、下表面和端部表面，

其中所述半导体2d材料层至少共形地设置在沿所述主体的所述特定纵向区段的所述分枝中的每一个的所述上表面和所述端部表面上

并且其中所述半导体2d材料层至少共形地设置在所述第二脊的所述壁上。

条款a55.根据条款a40所述的结构，其中所述三维主体的所述横截面形状包括垂直主干和在一个横向方向上从所述主干延伸的恰好n>0个分枝，所述分枝彼此叠置，并且垂直相邻的每对分枝通过相应的凹槽彼此垂直分开，

所述结构还具有第二晶体管装置，所述第二晶体管装置具有第二三维主体，所述第二三维主体包括从所述衬底垂直延伸的第二脊，所述第二脊具有第二树形横截面，

所述第二横截面形状包括第二垂直主干段，具有在一个横向方向上从所述第二主干延伸的恰好m>0个第二分枝，所述第二分枝彼此叠置，并且垂直相邻的每对第二分枝通过相应的凹槽彼此垂直分开，

其中m≠n。

条款a56.根据条款a55所述的结构，其中所述第二三维主体的所述横截面形状还具有在与所述第二分枝的方向横向相对的方向上从所述第二主干延伸的分枝。

条款a57.根据条款a55所述的结构，其中所述分枝中的每一个具有相应的上表面、下表面和端部表面，

并且其中所述半导体2d材料层至少共形地设置在沿所述主体的纵向区段的所述分枝中的每一个的所述上表面和所述端部表面上。

条款am1.一种制造具有晶体管装置的集成电路结构的方法，其包括：

提供三维主体，所述三维主体具有纵向尺寸和横向尺寸，并且还具有在所述主体上彼此横向设置的至少第一非共面表面和第二非共面表面；

在所述主体上共形地形成半导体2d材料层以便沿所述主体的特定纵向区段至少覆盖所述第一表面和所述第二表面；以及

形成连接到所述装置的源极端子、栅极端子和漏极端子，所述源极端子、所述栅极端子和所述漏极端子中的至少一个连接到所述半导体2d材料层。

本发明的这个方面还包括对应于上文在条款a1下提及的从属方面的从属方面。

条款b1.一种集成电路晶体管装置，其包括：

具有纵向尺寸和横向尺寸的第一脊，所述第一脊具有相对的第一侧壁和第二侧壁以及峰；

半导体2d材料层，所述半导体2d材料层共形地设置在所述脊上以便沿所述脊的特定纵向区段至少覆盖所述第一脊的所述第一侧壁和所述第二侧壁；以及

连接到所述装置的源极端子、栅极端子和漏极端子，所述源极端子和所述漏极端子中的至少一个连接到所述半导体2d材料层。

条款b2.根据条款b1所述的结构，其还包括栅极导体，所述栅极导体连接到所述栅极端子并覆盖所述半导体2d材料层的沟道部分。

条款b3.根据条款b1所述的结构,其包括栅极导体，所述栅极导体连接到所述栅极端子并置于所述半导体2d材料层的沟道部分下面。

条款b4.根据条款b1所述的结构，其中所述脊包括电介质材料，

其中所述半导体2d材料层包括纵向设置在所述半导体2d材料层的源极区与漏极区之间的沟道区，

其还包括栅极导体，所述栅极导体纵向共形地设置在所述半导体2d材料层上以覆盖所述沟道区，所述栅极导体通过栅极电介质层与所述半导体2d材料层分开，

并且其中所述源极端子、所述栅极端子和所述漏极端子分别连接到所述源极区、所述漏极区和所述栅极导体。

条款b5.根据条款b1所述的结构，其中所述脊包括所述脊的传导区段，所述传导区段纵向地设置在所述脊的第一电介质区段与第二电介质区段之间，

其中所述半导体2d材料层包括纵向设置在所述半导体2d材料层的源极区与漏极区之间的沟道区，所述沟道区覆盖所述脊的所述传导区段的至少一部分，并且所述源极区和所述漏极区分别覆盖所述脊的所述第一电介质区段和所述第二电介质区段，所述沟道区通过栅极电介质层至少与所述脊的所述传导区段分开，

其中所述源极端子和所述漏极端子连接到所述半导体2d材料层的所述源极区和所述漏极区，并且所述栅极端子连接到所述脊的所述传导区段。

条款b6.根据条款b1所述的结构，其中所述脊包括电介质材料，

其中所述半导体2d材料层包括纵向设置在所述半导体2d材料层的源极区与漏极区之间的沟道区，

其还包括栅极导体，所述栅极导体共形地设置在所述脊上以置于所述沟道区下面，所述栅极导体通过栅极电介质层与所述半导体2d材料层分开，

并且其中所述源极端子、所述栅极端子和所述漏极端子分别连接到所述源极区、所述漏极区和所述栅极导体。

条款bm1.一种制造集成电路晶体管装置的方法，其包括：

提供具有纵向尺寸和横向尺寸的第一脊，所述第一脊具有相对的第一侧壁和第二侧壁以及峰；

在所述脊上共形地形成半导体2d材料层以便沿所述脊的特定纵向区段至少覆盖所述第一脊的所述第一侧壁和所述第二侧壁；以及

形成连接到所述装置的源极端子、栅极端子和漏极端子，所述源极端子和所述漏极端子中的至少一个连接到所述半导体2d材料层。

本发明的这个方面还包括对应于上文在条款b1下提及的从属方面的从属方面。

条款c1.一种晶片，其包括：

衬底上的第一多个伸长平行突起，所述突起中的每一个在相应的纵向尺寸上伸长并且还具有相应的横向尺寸，所述突起中的每一个还具有至少第一非共面表面和第二非共面表面，所述第一非共面表面和所述第二非共面表面也在所述相应的纵向尺寸上伸长并且彼此横向设置在所述相应的突起上；以及

半导体2d材料层，所述半导体2d材料层共形地设置在所述突起上以便至少沿所述相应的突起的相应纵向区段至少覆盖所述突起中的每一个的所述第一表面和所述第二表面。

条款c2.根据条款c1所述的晶片，其还包括电介质层，所述电介质层共形地设置在所述突起上以便覆盖所述半导体2d材料层的至少一部分。

条款c3.根据条款c2所述的晶片，其还包括栅极导体，所述栅极导体共形地设置在所述突起上以便覆盖所述电介质层的至少一部分。

条款c4.根据条款c3所述的晶片，其中所述栅极导体包括传导2d材料。

条款c5.根据条款c1所述的晶片，其还包括：

电介质层，所述电介质层共形地设置在所述突起上以便置于所述半导体2d材料层的至少一部分下面；以及

2d栅极导体层，所述2d栅极导体层共形地设置在所述突起上以便置于所述电介质层的至少一部分下面。

条款c6.根据条款c1所述的晶片，其中所述突起中的一个包括从衬底垂直延伸的脊，所述脊具有树形横截面。

条款cm1.一种形成用于制造集成电路的晶片的方法，其包括：

在衬底上提供第一多个伸长平行突起，所述突起中的每一个在相应的纵向尺寸上伸长并且还具有相应的横向尺寸，所述突起中的每一个还具有至少第一非共面表面和第二非共面表面，所述第一非共面表面和所述第二非共面表面也在所述相应的纵向尺寸上伸长并且彼此横向设置在所述相应的突起上；以及

在所述突起上共形地形成半导体2d材料层以便至少沿所述相应的突起的相应纵向区段至少覆盖所述突起中的每一个的所述第一表面和所述第二表面。

本发明的这个方面还包括对应于上文在条款c1下提及的从属方面的从属方面。

条款d1.一种晶片，其包括：

衬底上的第一多个伸长平行突起，所述突起中的每一个在相应的纵向尺寸上伸长并且还具有相应的横向尺寸，所述突起中的每一个还具有至少第一非共面表面和第二非共面表面，所述第一非共面表面和所述第二非共面表面也在所述相应的纵向尺寸上伸长并且彼此横向设置在所述相应的突起上，

其中所述突起中的每一个的所述第一非共面表面和所述第二非共面表面包括纵向交替的传导区段和电介质区段。

条款d2.根据条款d1所述的晶片，其中所述突起中的每一个的所有表面包括纵向交替的传导区段和电介质区段。

条款d3.根据条款d1所述的晶片，其中所述突起中的每一个包括纵向交替的传导体积和电介质体积。

条款d4.根据条款d1所述的晶片，其还包括电介质层，所述电介质层共形地设置在所述突起上以便至少沿覆盖所述突起的所述传导区段的相应的纵向区段至少覆盖所述突起中的每一个的所述第一表面和所述第二表面。

条款d5.根据条款d4所述的晶片，其还包括半导体2d材料层，所述半导体2d材料层共形地设置在所述突起上以便至少沿所述相应的突起的相应纵向区段至少覆盖所述突起中的每一个的所述第一表面和所述第二表面，所述电介质层使所述半导体2d材料层至少与所述突起的所述传导区段分开。

条款d6.根据条款d3所述的晶片，其还包括：

电介质层，所述电介质层共形地设置在所述突起上以便覆盖所述突起中的每一个；以及

半导体2d材料层，所述半导体2d材料层共形地设置在所述突起上以便覆盖所述电介质层。

条款d7.根据条款d1所述的晶片，其中所述突起中的一个包括从衬底垂直延伸的脊，所述脊具有树形横截面。

条款dm1.一种用于制造用于制造集成电路的晶片的方法，其包括：

提供衬底；以及

在所述衬底上形成第一多个伸长平行突起，所述突起中的每一个在相应的纵向尺寸上伸长并且还具有相应的横向尺寸，所述突起中的每一个还具有至少第一非共面表面和第二非共面表面，所述第一非共面表面和所述第二非共面表面也在所述相应的纵向尺寸上伸长并且彼此横向设置在所述相应的突起上，

其中所述突起中的每一个的所述第一非共面表面和所述第二非共面表面包括纵向交替的传导区段和电介质区段。

本发明的这个方面还包括对应于上文在条款d1下提及的从属方面的从属方面。

条款e1.多个finfet，所述多个finfet形成在共享衬底的平行鳍上，所述鳍具有不大于18.4nm的间距。

条款e2.根据条款e1所述的多个finfet，其中所述鳍具有不大于17.2nm的间距。

条款e3.根据条款e1所述的多个finfet，其中所述鳍具有不大于14.4nm的间距。

条款em1.一种制造集成电路装置的方法，其包括：

在衬底上提供多个平行脊，所述脊具有不大于18.4nm的间距；以及

处理所述衬底以在所述脊中形成晶体管。

条款em2.根据条款em1所述的方法，其中所述脊具有不大于17.2nm的间距。

条款em3.根据条款em1所述的方法，其中所述脊具有不大于17.2nm的间距。

条款f1.一种制品，其包括：

机器可读数据存储介质，所述机器可读数据存储介质以非暂时方式存储多个软件代码部分，所述多个软件代码部分限定用于从包括多个设计条目的库选择用于集成电路的设计条目的逻辑，所述库中的条目包括计算机可读描述语言中的特定单元的规格，所述库中的至少一个条目包括：

与中间产品一起使用的规格，所述中间产品具有衬底上的第一多个伸长平行突起，所述突起中的每一个在相应的纵向尺寸上伸长并且还具有相应的横向尺寸，所述突起中的每一个还具有彼此横向设置在所述突起上的至少第一非共面表面和第二非共面表面，所述中间产品还具有半导体2d材料层，所述半导体2d材料层共形地设置在所述突起上以便至少沿所述相应的突起的相应纵向区段至少覆盖所述突起中的每一个的所述第一表面和所述第二表面，

其中所述规格限定沿至少所述半导体2d材料层将被去除的所述突起的至少一个的纵向区域以及用于形成源极端子、栅极端子和漏极端子的位置。

条款g1.一种制品，其包括：

机器可读数据存储介质，所述机器可读数据存储介质以非暂时方式存储多个软件代码部分，所述多个软件代码部分限定用于从包括多个设计条目的库选择用于集成电路的设计条目的逻辑，所述库中的条目包括计算机可读描述语言中的特定单元的规格，所述库中的至少一个条目包括：

用于宏单元的规格，所述宏单元包括半导体材料的纵向区段和横向跨过所述半导体材料的区段的栅极导体，

所述规格在第一纵向端部处终止所述半导体材料的区段，而在所述第一纵向端部处不需要虚拟栅极导体。

条款g2.根据条款g1所述的制品，其中所述规格在与所述第一纵向端部纵向相对的第二端部处进一步终止所述半导体材料的区段，而在所述第二纵向端部处不需要虚拟栅极导体。

如本文所使用的，一条信息的“标识”不一定需要该条信息的直接规定。可以通过简单地通过一个或多个间接层来参考实际信息，或者通过标识一起足以确定实际信息条的一条或多条不同信息来在字段中“标识”信息。此外，术语“指示”在本文用来表示与“标识”相同的意思。

申请人在此独立地公开本文所述的每个单独的特征以及两个或更多个此类特征的任何组合，在这个意义上，此类特征或组合能够总体基于本说明书根据本领域的技术人员的普通常识，而不管此类特征或特征的组合是否解决本文所公开的任何问题且不限制权利要求书的范围来执行。申请人指出，本发明的各方面可以由任何此类特征或特征的组合组成。根据上述描述，对于本领域的技术人员来说明显的是，可以在本发明的范围内进行各种修改。

为了说明和描述的目的已提供本发明的优选实施方案的前述描述。并非旨在穷举或将本发明限制于所公开的确切形式。显然，对于本领域熟练的从业者而言，许多修改和变型将明显。具体地且非限制地，在本专利申请的背景技术部分中描述、建议或以引用方式并入的任何和所有变型以引用方式明确地并入本发明的实施方案的本文描述中。此外，关于任何一个实施方案描述、建议或以引用方式并入本文的任何和所有变型也将被认为是关于所有其他实施方案提出的。选择并描述本文所述的实施方案，以便最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够针对各种实施方案和以适用于所设想的特定用途的各种修改理解本发明。旨在本发明的范围由以下权利要求书及其等同物限定。