公共衬底上的垂直和平面薄膜晶体管的制作方法
本发明一般涉及半导体装置，以及具体来说涉及晶体管装置。
背景技术：
现代电子系统要求电或光活性材料的多个图案化层(有时在较大衬底之上)。诸如射频标识(rfid)标签、光伏以及光和化学传感器之类的电子器件都要求其电子电路中的某种等级的图案化。诸如液晶显示器或电致发光显示器之类的平板显示器依靠准确图案化序列层来形成底板的薄膜组件。这些电子组件包括电容器、晶体管和电源总线。光刻图案化方法和选择性蚀刻过程的通常组合具有若干缺点，包括高成本、伴随大衬底的困难以及选择性蚀刻过程的复杂度。
使用传统处理方法可得到的特征尺寸受到光刻工具的分辨率所限制。当前，大面积显示器底板的最小形体大小为大约一微米，并且要求昂贵的高端设备。采用不太昂贵的大面积衬底的最小特征尺寸能够大许多。高速电路操作要求具有高驱动电流的薄膜晶体管(tft)，并且许多应用还要求驱动电流采用低电压操作来得到。众所周知，tft性能通过减少沟道长度来改进。要超越形体大小的暴露限制，当前正研究各种架构的垂直晶体管。在垂直tft(vtft)架构中，沟道与衬底垂直地形成，并且因此沟道长度(l)能够通过晶体管中的层的高度来控制。
在产生短沟道长度装置的同时制作vtft的方面的近来工作原本使用具有复杂半导体过程的标准光刻技术。例如，由于当前不可能在相对衬底表面是垂直的壁上直接放置图案，所以垂直壁图案化使用适当临时填充材料部分填充沟槽来实现。临时填充材料充当位于下面的壁的部分的掩模，同时允许对临时填充材料上方的壁的处理。这例如在临时填充材料之下的垂直壁上专有地沉积氧化物时使用，其中氧化物首先在浮雕的整个表面之上沉积或产生。浮雕或沟槽最初完全填充有适当临时填充材料。然后，临时填充材料又凹陷到刚好覆盖预期氧化物的深度。在去除氧化物的未覆盖段之后，去除剩余临时填充材料。
备选地，当需要仅在垂直壁的上区域中沉积或产生氧化物时，蚀刻终止层、例如氮化物层首先设置在整个浮雕图案的整个表面之上。易受到定向蚀刻的不同材料、例如多晶硅用来填充浮雕，并且又蚀刻至最终垂直氧化物的预期覆盖深度。在从壁的未填充段去除蚀刻终止层之后，氧化物使用热技术在未覆盖区域中沉积或生成。随后，各向异性地蚀刻氧化物，这从水平位置去除沉积氧化物。这之后接着去除填充材料以及然后去除蚀刻终止层。
根据复杂的现有过程，存在对提供包括图案化垂直或倾斜装置表面的半导体装置架构的急切需要。还存在对提供能够在无需垂直tft的高分辨率对齐和小间隙印刷的情况下处理半导体装置的小装置特征的简单制造技术的急切需要。还存在对通过改进装置的串联电阻来提供更高电流半导体装置的急切需要。
要在缩减沟道的大小时保持良好装置性能，通常随装置的大小而缩放层厚度。例如，沟道长度为90nm及以下的常规生产cmos过程常常利用小于10nm的电介质层厚度。虽然存在沉积介电材料的许多过程，但是极少产生这些厚度的高质量膜。原子层沉积(ald)是一种过程，其是共形的并且已知为在与优化过程条件配合使用时产生高质量薄层。
存在对于将ald与称作选择性面积沉积(sad)的技术相结合的增长关注。顾名思义，选择性面积沉积涉及加工衬底的(一个或多个)部分，使得仅在预期或所选的那些面积中沉积材料。sinha等人(j.vac.sci.technol.b2462523-2532(2006))提到，选择性面积ald要求掩蔽或“保护”表面的所指定面积，以防止那些所选面积中的ald反应，因而确保ald膜仅在预期未掩蔽区域上成核和生长。还有可能具有sad过程，其中表面面积的所选面积“被活化”或者表面被改性，其方式是使得仅在所活化面积上沉积膜。存在选择性面积沉积技术的许多潜在优点，例如消除用于膜图案化的蚀刻过程、所要求清洁步骤的数量的减少以及难以蚀刻的材料的图案化。
至今为止的sad工作集中于在沉积期间对单一材料图案化的问题。持续存在组合多个sad步骤以形成工作装置的问题。用于构建完整装置的过程需要能够控制临界界面的性质，特别是在场效应装置、例如tft中。仍然需要简化垂直tft的制造的新过程，以及需要使用sad和数字图案化过程对装置(其具有临界垂直特征，例如vtft)进行图案化的新过程。
在构建功能电路方面的特别有用的电子装置是倒相器，其起作用以反转输入信号的极性。在cmos电路中，倒相器通常易于设计，但是其生产不利地是昂贵的并且利用复杂生产过程。有可能构建全nmos或pmos倒相器。但是，特别是对于增强耗尽模式电路，存在单独控制倒相器电路中的各晶体管的行为的难题。通常，耗尽模式晶体管将具有比增强模式晶体管要厚的半导体层，从而增加过程复杂度并且增加成本。其他备选方案包括使用双栅架构或者多层半导体叠层，其具有过程复杂度和成本的类似问题。随着本行业努力使用印刷方法来构建电路，单独晶体管大小对总电路占用面积具有直接影响，因为单独组件晶体管使用其沟道尺寸来确定大小。仍然需要通过采用新架构以控制单独晶体管并且因此控制性能、使用简单过程来构建高质量倒相器。
更一般来说，本行业需要具有实现任何电子电路的组件的易于制作的灵活过程。形成短沟道装置所要求的过程先前与用来形成较长沟道装置的过程不相容。需要能够混合和匹配最佳电路设计的组件—而不是受到常规过程的能力所限制。
技术实现要素：
按照本发明的一个方面，提供电子装置、衬底以及衬底上的第一晶体管。第一晶体管包含具有第一长度的第一半导体沟道，第一半导体沟道的至少一部分沿与衬底平行的方向延伸，第一晶体管具有第一源极、第一漏极、第一栅电介质和第一栅极。具有第一凹角剖面的垂直支承元件处于衬底上。衬底上的第二晶体管具有第二半导体沟道，其具有至少一部分在垂直支承元件的第一凹角剖面中沿与衬底垂直的方向延伸。第二半导体沟道具有小于第一长度的第二长度，以及第二晶体管具有第二源极、第二漏极、第二栅电介质和第二栅极。
附图说明
在以下所提供的本发明的示例实施例的详细描述中，参照附图，附图包括：
图1a和图1b分别是本发明的顶栅垂直晶体管的一个实施例的截面图和平面图；
图2a和图2b是本发明的顶栅垂直晶体管的备选实施例的截面图；
图3a至图3c是本发明的具有凹角剖面的备选垂直支承元件的示意截面图；
图4a至图4f是具有使用支柱和柱头所形成的凹角剖面的垂直支承元件的各个示例；
图5a和图5b分别是本发明的具有较低重叠电容的顶栅垂直晶体管的另一个实施例的截面图和平面图；
图6a和图6b分别是本发明的同一垂直支承元件上的两个单独可操作顶栅垂直晶体管的截面图和平面图；
图7a和图7b分别是本发明的垂直支承元件上的单个顶栅垂直晶体管的另一个实施例的截面图和平面图；
图8a和图8b分别是垂直支承元件上的底栅晶体管的截面图和平面图；
图9a和图9b分别是本发明的同一垂直支承元件上的顶栅垂直晶体管和底栅晶体管的截面图和平面图；
图10b和图10c分别是作为具有图10a的等效电路的增强耗尽模式倒相器可操作的同一垂直支承元件上的顶栅垂直晶体管和底栅晶体管的截面图和平面图；
图11是作为增强耗尽模式倒相器可操作的、具有比同一垂直支承元件上的底栅晶体管要厚的栅电介质的顶栅垂直晶体管的截面图；
图12a和图12b分别是本发明的同一垂直支承元件上的双栅垂直晶体管的截面图和平面图；
图13是同一垂直支承元件上的两个单独可操作双栅垂直晶体管的截面图；
图14a和图14c分别是作为具有图14b的等效电路的倒相器可操作的、同一垂直支承元件上的两个双栅垂直晶体管的截面图和平面图；
图15a和图15c分别是作为具有图15b的等效电路的全增强模式倒相器可操作的、同一垂直支承元件上的两个底栅垂直晶体管的截面图和平面图；
图16是其中负载tft具有比驱动tft要厚的电介质的全增强模式的备选实施例的截面图；
图17a和图17b是与图17c所示的典型现有技术顶栅平面tft的平面图对应的截面图；
图18a是与图18b所示的具有共面触点的典型现有技术底栅平面tft的平面图对应的截面图；
图19a是与图19b所示的具有交错触点的典型现有技术底栅平面tft的平面图对应的截面图；
图20a至图20d是具有不同电介质层配置的备选底栅平面tft的截面图；
图21是本发明的具有公共衬底(其具有相同材料层)上的底栅vtft和底栅平面tft的电子元件的截面图；
图22是本发明的具有同一衬底上的底栅vtft和顶栅平面tft的电子元件的截面图；
图23是本发明的具有同一衬底(其具有相同材料层)上的顶栅vtft和底栅平面tft的电子元件的截面图；
图24是本发明的具有同一衬底(其具有相同材料层)上的顶栅vtft和顶栅平面tft的电子元件的截面图；
图25b和图25c分别是配置成作为具有图25a的等效电路的全增强模式倒相器可操作的底栅垂直晶体管和平面底栅tft的平面图和截面图；
图26分别是配置成作为具有图15a的等效电路的全增强模式倒相器可操作的底栅垂直晶体管和平面底栅tft的截面图；
图27分别是作为具有图10a的等效电路的增强耗尽模式倒相器可操作的同一垂直支承元件上的顶栅垂直晶体管和底栅晶体管的截面图；
图28是作为增强耗尽模式倒相器可操作的、具有比同一垂直支承元件上的底栅晶体管要厚的栅电介质的顶栅垂直晶体管的截面图；
图29是沉积装置的截面侧视图，示出提供给经受示例的薄膜沉积过程的衬底的气体材料的布置；
图30是示出发明示例i1、i2和i3的顶栅vtft的栅极电压与漏极和栅极电流之间的关系的图表；
图31是示出发明示例i4和i5的增强顶栅vtft以及底栅vtftbg1和bg2的输入电压与输出电压之间的关系的图表；
图32是示出发明示例i6和i7的增强耗尽倒相器的输入电压与输出电压之间的关系的图表；以及
图33是示出发明示例i8和i9以及比较示例c1的环形振荡器的每级时间与输入电压之间的关系的图表。
具体实施方式
本描述将具体针对形成按照本发明的设备的组成部分或者更直接地与其协作的元件。要理解，没有具体示出、标记或描述的元件能够采用本领域的技术人员众所周知的各种形式。在以下描述和附图中，相同参考标号在可能的情况下用来表示相同元件。要理解，元件和组件能够适当地按照单数或复数形式来表示，而没有限制本发明的范围。
为了清楚起见，本发明的示例实施例示意地而不是按比例示出。本领域的技术人员将能够易于确定本发明的示例实施例的元件的具体大小和互连。因此，所提供的附图不是按比例绘制，而是意在示出本发明的一些实施例的总体功能和结构布置。
即使本文描述了本发明的具体实施例，但是也应当注意，本发明并不局限于这些实施例。具体来说，本文针对一个实施例所述的任何特征也可在相容的情况下用于其他实施例中。不同实施例的特征能够在相容的情况下交换。
对于以下描述，术语“气体”或“气体材料”广义地用来包含汽化或气体元素、化合物或材料的范围的任一个。本文所使用的诸如“反应剂”、“前体”、“真空”和“惰性气体”之类的其他术语全部具有如材料沉积领域的技术人员完全理解的常规含意。术语“在…之上”表示元件相对于另一个元件的相对位置，并且对取向不敏感，使得如果一个元件在另一个元件之上，则它在整个叠层颠倒过来时仍然在功能上处于之上。因此，术语“在…之上”、“在…之下”和“在…上”在功能上是等效的，而不要求元件相接触，并且也不禁止结构中的中间层的存在。术语“相邻”在本文中广义地用来表示紧接或邻近另一个元件的元件。所提供的特征不是按比例绘制，而是意在示出总体功能和本发明的一些实施例的结构布置。
本发明的实施例涉及具有不同架构和配置(包括可变电介质层厚度)的薄膜晶体管(tft)，其全部能够在公共衬底上形成。易于在公共衬底上制作多种类型的晶体管的能力允许电路设计方面的自由度。在空间上控制电介质层厚度的能力提供用于除了常用沟道尺寸、宽度(w)和长度(l)之外还增加针对短接的额外保护、降低的电容以及电介质层厚度用来对电路中的各种tft确定大小的方式。两种类型的tft在电路设计中是有用的—增强模式和耗尽模式装置。增强模式晶体管是一种晶体管，其中在零栅极电压下在源极与漏极之间存在相对于通态电流的可忽略断态电流；通常金属氧化物tft的断态电流值小于10-8a，常常低至10-11a。换言之，晶体管装置是常断的。相比之下，耗尽模式晶体管是常通的，意味着不再是基本上可忽略的电流在零栅极电压下在源极与漏极之间流动。
当tft工作在增强模式时，从源电极注入半导体中的电荷是移动的，以及电流在半导体-电介质界面的大约100埃之内的薄沟道区中从源极流动到漏极。参见a.dodabalapur，l.torsih.e.katz，science1995，268，270，通过引用结合于此。在栅场不存在的情况下，沟道理想地具有少量电荷载流子；因此当装置处于关断模式时，理想地不存在源极-漏极导通。
增强模式装置中的断态电流定义为当电荷尚未通过施加栅极电压有意注入沟道时在源电极与漏电极之间流动的电流。假定n沟道装置，这对于比称作阈值电压的某个电压更为负值的栅极-源极电压而发生。参见sze的semiconductordevices—physicsandtechnology，johnwiley&sons(1981)，第438-443页，通过引用结合于此。通态电流定义为当电荷载流子通过对栅电极施加适当电压而在沟道中已经积聚并且沟道导通时在源电极与漏电极之间流动的电流。对于n沟道积聚模式tft，这在比阈值电压更为负值的栅极-源极电压下发生。对增强模式n沟道操作，期望这个阈值电压稍微为正。接通与关断状态之间的切换通过跨栅电介质从栅电极到半导体-电介质界面的电场的施加和去除、从而有效地对电容器充电来实现。
有利的增强模式tft装置特性包括通态电流与断态电流的大比率以及亚阈值陡斜率。在这种tft装置的操作中，源与漏电极之间所施加的电压仅当激励控制栅电极时才建立充分电流。也就是说，源与漏电极之间的电流的流动通过对栅电极所施加的偏置电压来调制或控制。基于氧化锌的半导体tft的材料与装置参数之间的关系能够通过近似方程(参见sze的semiconductordevices—physicsandtechnology，johnwiley&sons(1981))来表达：
其中，id是饱和源极-漏极电流，cox是与绝缘层(电介质层)关联的几何栅电容，w和l是物理装置尺寸，μ是基于氧化锌的半导体中的载流子移动性，vg是所施加栅极电压，以及vth是阈值电压。理想地，tft允许仅当施加适当极性的栅极电压时才传递电流。但是，通过零栅极电压，源极与漏极之间的断态电流取决于基于氧化锌的半导体的本征导电率σ以及半导体背沟道的状态。
如本文所使用长沟道垂直晶体管为垂直晶体管，其沟道长度相对于平面晶体管的沟道长度而言更为典型，并且因此对于具有垂直架构的晶体管来说是长的。这个布置产生其中沟道的至少一部分相对衬底垂直定向(比如说与衬底的顶面不平行)的垂直晶体管。本发明的垂直晶体管是垂直薄膜晶体管，并且通过首字母缩写词vtft来表示。本发明的垂直晶体管包括具有布置中其沟道与衬底表面平行的部分(只要它们还具有不平行的一部分)的那些晶体管。电路设计中的vtft的优点是其短沟道长度，通常比通过形成标准平面晶体管的技术易于得到的要短许多。
如本文所使用的“长沟道垂直晶体管”是其沟道长度对具有垂直架构的晶体管更具有平面并且因此较长的特点的垂直晶体管。长沟道垂直晶体管具有源和漏电极，其处于离衬底的不同距离(从而使得它成为垂直晶体管)，但是半导体沟道的大部分与衬底平行。长沟道垂直晶体管在期望短沟道(通常为vtft)和较长沟道tft的集成的设计中具有优于平面和垂直晶体管的优点。使用较长沟道垂直tft构造中的垂直支承元件的一部分的能力允许减少混合垂直和真正平面tft之上的电路占用面积。
如本文所使用的术语“平面晶体管”表示其中限定单个沟道的源和漏电极处于离衬底表面相同距离(如与衬底垂直地测量)的晶体管。这个布置产生其中沟道与衬底表面平行的平面晶体管。
本发明的晶体管在构建逻辑门时是有用的。术语“逻辑门”具有通常理解的定义。逻辑门包括and、or、not、nand、nor、exor和exnor门。not门又称作倒相器，并且在本文中这样称呼。虽然倒相器用作代表逻辑门以描述本发明的晶体管几何结构如何能够在电路中是有用的，但是应当理解，本发明的晶体管架构在构造其他类型的逻辑门中同样是有用的。
用于从半导体、电介质、导电材料制作无机薄膜晶体管和电子装置的特定过程序列通过预期晶体管的结构来确定。存在薄膜晶体管的四种主要有用结构。在所谓的倒置结构的场效应晶体管的生产中，栅电极能够首先在衬底(例如真空或溶液沉积金属或有机导体或者ald沉积导体)上沉积。栅电极采用电介质(常常称作栅电介质)来绝缘，源和漏电极以及无机半导体材料层然后施加其上，使得源和漏电极限定晶体管中的沟道的长度。源和漏触点几何结构称作共面。备选地，在第二结构中，首先沉积栅电极，之后接着栅电介质，施加半导体，并且最后在半导体层上沉积源电极和漏电极的触点，再次限定晶体管中的沟道的长度，并且产生交错触点几何结构。其中栅极处于半导体层中的沟道与衬底之间的这些晶体管有时称作“倒置”，本文中称作“底栅”晶体管。
在备选第三结构中，首先沉积源和漏电极，然后沉积半导体，并且最后电介质和栅电极沉积在其上—产生交错触点几何结构。在备选第四结构中，在沉积源和漏电极之前首先沉积半导体—产生共面触点几何结构。其中栅处于与衬底相对的半导体侧的这些晶体管在本文中称作“顶栅”晶体管。
在大多数实施例中，场效应晶体管包括绝缘层、栅电极、半导体层(包括如本文所述的无机材料)、源电极和漏电极，其中绝缘层、栅电极、半导体层、源电极和漏电极按照任何序列，只要栅电极和半导体层接触绝缘层的相对侧，并且源电极和漏电极均接触半导体层。平面和垂直晶体管能够具有底或顶栅架构，其中具有交错或共面触点。在垂直顶栅晶体管的情况下，栅处于与垂直支承元件相对的半导体侧。
本发明的垂直晶体管使用垂直支承元件来形成。如本文所使用的垂直支承元件能够是具有凹角剖面的任何结构。垂直支承元件在材料组成方面能够是均匀的，或由多个材料来形成。垂直支承元件还能够称作支柱，只要支柱具有所要求的凹角剖面。垂直支承元件能够使用支柱和柱头来形成，其中柱头延伸到支柱壁之外，以限定凹角剖面。垂直支承元件具有背向衬底延伸的高度。优选地，垂直支承元件的高度尺寸小于10微米。美国申请序号14/198628、14/198630、14/198631、14/198647、14/198652、14/198658和14/198,664(2014年3月6日提交)全部涉及包含垂直支承元件的装置以及使用具有无机薄膜柱头的结构聚合物支柱来形成垂直支承元件的方法，并且通过引用结合于此。垂直支承元件能够从任何材料(包括导电和绝缘材料)来形成。对于垂直顶栅架构，优选的是垂直支承元件是绝缘结构，也就是说由绝缘或介电材料来形成。如本文所使用的“导电栅结构”表示包含导电材料的结构，其将用来对垂直晶体管沟道进行选通。在一些实施例中，导电栅结构包括垂直支承元件和导电栅极层。
如本文所使用的词语“结构聚合物”表示在形成包括聚合物支柱的垂直支承元件中使用的聚合物材料，并且还可用来区分结构聚合物材料与可在该过程中使用的其他聚合材料或者聚合物层。结构聚合物是在最终应用中是稳定的聚合物，并且可使用大量结构聚合物。示意性的结构聚合物的是聚酯、聚醚酯、聚酰胺、聚酰胺酯、聚亚胺酯、聚酰亚胺、聚醚酰亚胺、聚脲、聚酰胺酰亚胺、聚苯醚、苯氧基树脂、环氧树脂、聚烯烃、聚丙烯酸酯、聚乙烯-乙烯醇(evoh)等或者其组合和混合。优选结构聚合物是环氧树脂和聚酰亚胺。结构聚合物能够是热塑聚合物。聚合物能够是可固化组成，包括热或辐射可固化组成。聚合物无需是辐射可固化或者光敏的，但是光敏配方在本发明中是有用的，只要最终固化聚合物层具有最终应用中要求的结构和机械性质。
聚酰亚胺因微电子应用的诸如低应力、低热膨胀系数、低水分吸收、高模量和良好展延性之类的膜性质的组合而是优选结构聚合物。从hitachidupontmicrosystems可得到的curedpi-2600产品的刚性棒聚酰亚胺结构例如完全适合用作半导体应用的电介质层。环氧树脂因其热和化学性质也是优选的。包含高度分支多功能环氧双酚a-酚醛清漆树脂、例如来自momentivespecialtychemicalsinc.的eponsu-8的辐射可固化组成是有用环氧树脂的一个示例，但是非辐射可固化组成是更优选的。
制作本发明的垂直薄膜晶体管的过程能够在低于大约300℃、更优选地低于250℃的支持温度或者甚至在大约室温的温度(大约25℃至70℃)下执行。这些温度完全低于传统集成电路和半导体处理温度，这实现多种较廉价支承、例如柔性聚合支承的任一个的使用。因此，本发明的实施例在无需光刻的情况下实现柔性衬底上的比较廉价装置的生产，并且实现因印刷图案引起的快速图案变化。
本发明中使用的衬底能够是充当后续涂敷层的机械支承的任何材料。衬底能够包括刚性材料，例如玻璃、硅或金属。特别有用的金属包括不锈钢、钢、铝、镍和钼。衬底还能够包括柔性材料、例如聚合物膜或纸。有用的衬底材料包括有机或无机材料。例如，衬底能够包括无机玻璃、陶瓷箔、聚合材料、填充聚合材料、涂敷金属箔、丙烯酸、环氧树脂、聚酰胺、聚碳酸酯、聚酰亚胺、聚酮、poly(氧基-l,4-亚苯基氧基-1,4-亚苯基羰基-l,4-亚苯基)(有时称作聚醚醚酮或peek)、聚降冰片稀、聚苯醚、聚(乙烯萘二甲酸二甲酯)(pen)、聚(对苯二甲酸乙二醇酯)(pet)、聚醚砜(pes)、聚(苯硫醚)(pps)和纤维增强塑料(frp)。衬底110的厚度能够通常从大约100μm到大约1cm改变。
柔性支承或衬底能够用于本发明中。使用柔性衬底允许轧辊处理，其能够是连续的，从而提供相对于平坦或刚性支承的规模经济和制造经济。所选的柔性支承优选地能够使用如通过徒手的轻力来卷绕小于大约50cm直径、更优选地为25cm直径以及最优选地为10cm直径的圆筒的圆周，而没有变形或断裂。优选柔性支承能够卷上。柔性衬底的附加示例包括金属薄箔、例如不锈钢，只要箔涂敷有电绝缘材料层，以便电隔离任何电气组件、例如薄膜晶体管。名义上，也可使用因其很薄而是柔性的刚性材料。这些包括厚度低于200μm的玻璃以及厚度低于500μm的金属。
在一些示例实施例中，例如当临时(例如制造、运输、测试或存放)期望附加结构支承时，衬底能够包括临时支承或者支承材料层。在这些示例实施例中，衬底能够可分离地附于或者在机械上固定到临时支承。例如，柔性聚合支承能够在晶体管制造过程期间暂时附于刚性玻璃支承，以提供增加结构刚度。玻璃支承能够在制造过程完成之后从柔性聚合支承被去除。
衬底能够是裸的，表示它在表面上除了组成它的材料之外没有其他大量材料。衬底能够在表面上包含各种层。这些层包括胶层、粘合层、释放层、润湿层、亲水层和疏水层。能够加工衬底表面，以便促进各种性质。这些加工包括等离子体处理、电晕放电处理和化学处理。
衬底还能够在其表面包含图案化材料。这些图案能够包括调制衬底之中或之上的光透射或电导率的图案。图案能够包括衬底上存在的完整装置、电路或者有源元件。图案能够包括等待后续处理步骤以完成的装置、电路或有源元件的部分。
本发明的薄膜晶体管由电介质、半导体和导体材料来组成。在本发明的优选实施例中，电介质、半导体和导体材料是无机薄膜。介电材料是作为不良电导体的任何材料。这类材料通常呈现大于1010ω-cm的体电阻率。电介质的示例是sio2、hfo、zro、sixny和al2o3。半导体是一种材料，其中电荷能够移动，但是电荷的浓度能够通过外部因素(例如电场、温度或者从相邻材料的电荷的注入)充分调制。半导体的示例包括硅、锗和砷化镓。特别优选的半导体是基于氧化锌的半导体，包括氧化锌、氧化铟锌和氧化镓铟锌。半导体能够经过掺杂，以便使其成为n型或p型，或者调制存在的电荷载流子的数量。本发明的导体包括金属(例如al、ag、au、cr、mo或in)以及无机传导氧化物(例如铟掺杂氧化锡(ito)或者铝掺杂氧化锌(azo))。
本发明的电介质和半导体无机材料层是共形的，并且优选地使用原子层沉积(ald)过程来沉积。ald是一种过程，其用来产生具有能够被认为是一致、均匀或者甚至是精确的厚度的涂层。ald产生能够被认为是共形或者甚至高度共形材料层的涂层。一般来说，ald过程通过在真空室中在两个或更多反应材料(通常称作前体)之间进行交替来实现衬底涂层。施加第一前体以便与衬底起反应。第一前体的余量从真空室中去除。然后施加第二前体，以便与衬底上的第一前体起反应。第二前体的余量从真空室中去除，并且该过程重复进行。
近来，开发了称作空间原子层沉积的新ald过程，其消除对真空室的需要。在us7413982、us7456429、us7789961和us2009/0130858的至少一个中描述通常称作sald或sald的这个过程，通过引用将其公开结合到本文中。sald产生具有能够被认为是一致、均匀或者甚至精确的厚度的涂层。sald产生能够被认为是共形或者甚至高度共形材料层的涂层。sald还与低温涂层环境相容。另外，sald与腹板涂层相容，从而使得它对大规模生产操作有吸引力。即使一些腹板涂层操作可遭遇对齐问题、例如腹板跟踪或伸展问题，本发明的架构也降低对制造过程期间的高分辨率或者很精细对齐特征的依靠。因此，sald完全适合于制造本发明。
本发明的优选过程采用sald、连续空间相关ald(与脉动或时间相关ald相反)。本发明的过程允许在大气或者近大气压力下的操作，并且能够工作在未密封或野外环境。本发明的过程适配成使得材料仅在衬底的所选面积中沉积。
原子层沉积能够在本发明的实施例中用来沉积多种无机薄膜，其是金属或者包括含金属化合物。这类含金属化合物包括例如(相对周期表)v族或vi族阴离子。这类含金属化合物例如能够包括锌、铝、钛、铪、锆或铟的氧化物、氮化物、硫化物或磷化物或者其组合。
能够使用本发明的过程来制作的氧化物包括但不限于：氧化锌(zno)、氧化铝(al2o3)、氧化铪、氧化锆、氧化铟、氧化锡等。能够使用本发明的过程来制作的混合结构氧化物能够包括例如inzno。能够使用本发明的过程来制作的掺杂材料能够包括例如zno:al、mgxzn1-xo和lizno。
能够使用本发明的过程来制作的金属包括但不限于：铜、钨、铝、镍、钌和铑。技术人员将会清楚地知道，能够沉积两种、三种或更多种金属的合金，可沉积具有两种、三种或更多种成分的化合物，并且也能够生产诸如分级膜和纳米层压板之类的物品。
本发明的实施例全部涉及薄膜无机材料以及包含它们的装置。本发明的示例实施例使用与原子层沉积(ald)相结合的选择性面积沉积(sad)。sad采用图案化材料，称作“沉积抑制剂材料”、“沉积抑制材料”或者简单地称作“抑制剂”，其在衬底经受原子层沉积时抑制衬底上的薄膜材料的生长。还存在关于使用选择性面积一般对ald涂层进行图案化以及更具体来说对半导体层进行图案化的先前研究。例如，sinha等人(j.vac.sci.technol.b2462523-2532(2006))提到，选择性面积ald要求掩蔽或“保护”表面的所指定面积，以防止那些所选面积中的ald反应，因而确保ald膜仅在预期未掩蔽区域上成核和生长。还有可能具有sad过程，其中表面面积的所选面积“被活化”或者表面被改性，其方式是使得仅在所活化面积上沉积膜。存在选择性面积沉积技术的许多潜在优点，例如消除用于膜图案化的蚀刻过程、所要求清洁步骤的数量的减少以及难以蚀刻的材料的图案化。sad用来对多层电介质层进行图案化以供电子装置中使用在下列至少一个文献中已经报导：美国发表号2014/0065838、美国发表号2014/0061869、美国专利号8927434、美国专利号8791023、美国专利号8846545、美国发表号2014/0061795、美国发表号2014/0061648和美国专利号8653,516，通过引用将其公开结合到本文中。
通过在沉积材料存在的位置抑制生长，沉积仅在抑制剂不存在的衬底的区域(选择性面积)中沉积。词语“沉积抑制剂材料”及其等效物在本文中表示衬底上在原子层沉积(ald)期间抑制材料的沉积的任何材料。“沉积抑制剂材料”包括施加到衬底的材料以及产生于对材料进行改性(其可通过原子层沉积在衬底上沉积无机薄膜之前发生)的任何可选的后续交联或其他反应的材料。可在将聚合物施加到衬底上之后、在图案化步骤之前或期间交联聚合沉积抑制剂材料。
沉积抑制剂材料能够是化合物或聚合物，其在被施加之后随后被聚合、交联或者聚合和交联。沉积抑制剂材料能够是形成衬底上的自组装单层的化合物或聚合物。聚合物优选地是加聚物，例如聚(甲基丙烯酸氟烷基酯)、聚(甲基丙烯酸甲酯)、聚(甲基丙烯酸环己酯)、聚(甲基丙烯酸苄酯)、聚(异丁烯)、聚(9,9-二辛基芴-2,7-二基)、聚苯乙烯、聚(乙烯醇)、聚(甲基丙烯酸六氟丁酯)及其共聚物，其中烷基具有一至六个碳原子。
交联能够用来使聚合沉积抑制剂材料在施加到衬底表面上之后不溶解。交联能够在图案化之前发生或者在图案化期间发生，以便例如通过采用光化辐射所发起并且图案化的交联、之后接着例如通过溶剂去除非交联聚合物来促成图案化步骤。
沉积抑制材料层包括自组装单层、聚合物和水溶性聚合物其中之一。自组装单层能够通过将衬底暴露于蒸汽、液体或者前体材料的液体溶液来执行。聚合物能够在任何便利溶剂中是可溶的，并且能够具有优选地在2000至2000000的范围中的任何有用分子量。它能够包括单官能团或者可包括多个官能团。在多个官能团的情况下，聚合物能够是随机、周期或嵌段聚合物。在极性溶剂(例如水、乙醇或酮)中可溶的聚合物是特别优选的。聚合物能够包括酰胺基，例如聚(酰胺)、聚(乙烯基吡咯烷酮)和聚(2—基-恶唑啉)。聚合物可包括醚键、例如聚(乙二醇)。聚合物能够包括乙醇官能性、例如聚(乙烯醇)。聚合物能够包括中和酸基，例如聚(苯乙烯磺酸)钠和聚丙烯酸钠盐。
在一些实施例中，为待沉积材料专门选择沉积抑制剂材料。沉积抑制剂材料具有给定抑制能力。抑制能力定义为层厚度，在这个层厚度或以下，沉积抑制剂材料是有效的。优选地，沉积抑制剂材料在使用期间呈现至少
在衬底上提供图案化沉积抑制材料层包括使用喷墨印刷过程、柔性版印刷过程、凹版印刷过程和光刻印刷过程中的至少一个。活性抑制材料能够在溶剂或载色剂中悬浮或溶解。材料能够包括表面活性剂、稳定剂或粘度调节剂。印刷材料能够使用自然对流、强制对流或辐射热来干燥。材料能够加工成改变其形态或化学组成。优选化学组成变化是交联材料。形态或化学组成的变化能够通过暴露于气相或液相反应剂或者采用热或光的加工来实现。优选过程包括采用紫外(uv)光对材料的交联。
在一些实施例中，沉积抑制剂材料能够用于垂直支承元件的凹角剖面中，以防止凹角剖面内部的薄膜材料的生长。凹角剖面中的沉积抑制剂能够用来对共形导电层(例如导电金属氧化物)进行图案化，从而产生两个垂直间隔开的电极。美国申请序号14/198621、14/198623、14/198636和14/198643(2014年3月6日提交)描述使用选择性面积沉积来形成垂直晶体管以定义源极和漏极，通过引用将其结合于此。如所述，沉积抑制剂能够经由曝光(以光刻方式)或者通过印刷来图案化。当沉积抑制剂经由印刷来施加时，图案能够设计成使得抑制剂沿垂直支承元件的凹角剖面通过毛细作用传送(通过毛细作用移动)。先前结合的美国申请序号14/198628(2014年3月6日提交)描述使用选择性面积沉积在绝缘垂直支承元件(其由结构聚合物支柱和无机柱头所形成)之上形成垂直分隔的电极。
按照本发明的一个实施例，电子装置包括衬底以及衬底上的垂直支承元件。垂直支承元件背向衬底延伸到顶部，并且包括具有第一凹角剖面的第一边缘。存在与凹角剖面中的垂直支承元件相接触的共形半导体层、位于与垂直支承元件的顶部之上的半导体层的第一部分相接触的第一电极以及位于与衬底之上但不在垂直支承元件之上、与垂直支承元件的第一边缘相邻的半导体层的第二部分相接触的第二电极。存在凹角剖面中的半导体层上的共形绝缘材料层以及第一凹角剖面中的垂直支承元件的第一边缘之上的共形绝缘材料层上的共形导电栅。第一电极和第二电极定义具有第一电极与第二电极之间的半导体层中的沟道的晶体管。
现在来看附图，图1a示出沿图1b所示平面图的线条a-a’所截取的本发明的垂直晶体管100和200的示意截面图。图1a所示的电子装置具有衬底110上的tft100和200，其中每个tft100、200是垂直晶体管，其中垂直部分通过垂直支承元件120(本文中有时又称作支柱结构)来限定。垂直支承元件120处于衬底110上，以及垂直支承元件背向衬底110延伸到顶部，垂直支承元件包括具有第一凹角剖面140的第一边缘。存在与凹角剖面140中的垂直支承元件120相接触的共形半导体层150、位于与垂直支承元件120的顶部之上的半导体层150的第一部分相接触的第一电极180以及位于与衬底110之上但不在垂直支承元件120之上、与垂直支承元件的第一边缘相邻的半导体层150的第二部分相接触的第二电极170。存在凹角剖面140中的半导体层150上的电介质层130以及第一凹角剖面140中的垂直支承元件的第一边缘之上的共形绝缘材料层130上的共形导电栅125。第一电极180和第二电极170定义具有第一电极180与第二电极170之间的半导体层150中的沟道的垂直晶体管100。
垂直晶体管100和200在单支柱结构上形成，并且串联连接，以及如所示共用公共栅。为了简洁起见，以下描述将集中于顶栅垂直晶体管100，要理解，本描述同样适用于顶栅垂直晶体管200。顶栅垂直晶体管100包括衬底110。衬底110(常常称作支承)能够是刚性或柔性的，如上所述。在衬底110上是垂直支承元件120，垂直支承元件120具有背向衬底110延伸到衬底110之上通过长度维和宽度维所限定的顶部的高度维，垂直支承元件具有沿高度维的边缘。垂直支承元件120的顶部沿至少宽度维延伸到垂直支承元件120的边缘之外。如图1a所示，延伸到垂直支承元件120的边缘之外的垂直支承元件120的顶部的部分形成第一凹角剖面140和第二凹角剖面145。
要更好地理解对垂直支承元件120的要求，将简要地来看图3a至图3c以及图4a至图4f。如图3a、图3b和图3c所示，垂直支承元件120能够具有任何形状，其具有背向衬底110延伸到顶部535a、535b、535c的高度维530a、530b、530c。垂直支承元件120还具有沿高度维的边缘、包括第一凹角剖面540a、540b和540c的第一边缘510a、510b和510c以及与第一边缘510a、510b和510c相对并且包括第二凹角剖面545a、545b和545c的第二边缘520a、520b和520c。垂直支承元件120具有在顶部500a、500b、500c的宽度以及顶部与衬底之间的最小宽度505a、505b、505c(其小于顶部的宽度)。凹角剖面定义为位于垂直支承元件120的顶部、衬底110以及从顶部的边缘与衬底垂直绘制的线条(如通过图3a、图3b和图3c中的线条p-p’所示)的边界中的垂直支承元件120的剖面。为了帮助理解，每个图中的第一凹角剖面340a、340b和340c通过粗体示出。另外，垂直支承元件120能够具有延伸到凹角剖面之外的部分，如图3c所示。这些图中所示的垂直支承元件120能够完全由绝缘材料形成。在供要求底栅的架构中使用的备选实施例中，垂直支承元件能够完全由导电材料形成。图3a、图3b和图3c示出采用导电核心或者绝缘结构聚合物核心可得到的凹角剖面。应当知道，图3a、图3b和图3c所示的第一和第二凹角剖面(540a、540b、540c和545a、545b、545c)等效于图1a和图1b的第一和第二凹角剖面140、145。
在一些实施例中，垂直支承元件120能够由支柱和柱头、优选地由结构聚合物支柱和无机柱头来形成。采用支柱20和柱头30所形成的凹角剖面的有用变体的范围能够从图4a至图4f更好地理解，其各包含由支柱20和柱头30已经形成的垂直支承元件120的凹角剖面140的特写截面图。如所示，凹角剖面140能够具有如通过支柱20的边缘之外的柱头30的扩展所限定的任何形状。优选地，柱头在支柱的边缘之外延伸小于支柱高度的距离。凹角剖面140定义为位于柱头30、衬底110以及在最远延伸点从柱头的边缘与衬底垂直绘制的线条(如通过图4a至图4f中的线条p-p’所示)的边界中的剖面。这等效于图3a至图3d所示的要求：垂直支承元件120的顶部延伸到垂直支承元件的基底之外。为了帮助理解，每个图中的第一凹角剖面140通过粗体示出。如所示，各凹角剖面具有关联深度d，其定义为与衬底平行测量的、柱头从支柱的最大延伸。图4a示出与垂直支承元件120剖面一致的简化剖面，其用来示范本发明的实施例。如图4d和图4f所示，柱头30能够具有不均匀边缘剖面。图4b、图4c和图4f是所有这样的实施例，其中支柱的边缘不是与衬底正交的竖直的垂直边缘；它们而是能够具有任何剖面，只要边缘没有延伸到柱头末端之外。
现在来看图1a和图1b，存在三个电极(180、170、175)，其是顶栅vtft100和200的源和漏电极。源极和漏极具有按惯例认可的含意。对于顶栅vtft100，第一电极180或者第二电极170能够如应用或电路所要求来指定为源极(或漏极)。第一电极180和第二电极170能够包括导电层叠层。第一电极180、第二电极170和第三电极175如图1a所示能够是单一导电材料，或者能够包括任何数量的导电材料层。第一电极180位于与垂直支承元件120的顶部之上的半导体层150的第一部分相接触。第二电极170位于与衬底110之上但不在垂直支承元件120之上的半导体层150的第二部分相接触。如图1a所示，第一电极还能够与垂直支承元件的顶部相接触。第一电极180和第二电极170限定顶栅vtft100的第一半导体沟道，其中半导体沟道具有按惯例认可的含意，并且处于第一电极180与第二电极170之间的半导体层150中。
共形半导体层150符合晶体管100和200的第一凹角剖面140和第二凹角剖面145并且保持形状，以及与凹角剖面140中的垂直支承元件120相接触。半导体材料层150是共形半导体材料层。优选地，半导体层150是薄膜无机半导体材料层。共形电介质层130符合凹角剖面140和145，并且与半导体层150相接触。电介质层130能够说成是涂敷和保持凹角剖面140和145。电介质层130是共形绝缘材料层。电介质层130常常称作介电材料层或绝缘层，并且能够由单个材料层或者多个介电材料层(多层介电叠层)来形成。优选地，电介质层130是薄膜无机介电材料层。
导电共形栅极层125处于第一凹角剖面140中的共形电介质层130上。导电共形栅极层125处于与垂直支承元件120相对的半导体层150的所述侧，并且能够说成是顶栅。导电共形栅极层125如图1a所示能够是单个导电材料，或者能够包括任何数量的导电材料层。导电共形栅极层优选地是导电金属氧化物材料。
如图1a所示，垂直tft100串联形成，并且与垂直tft200共用公共栅。在这个配置中，存在三个电极，包括垂直支承元件120之上的共用第一电极180、不在垂直支承元件120之上的tft100的第二电极170以及不在垂直支承元件120之上(在与tft100的第二电极170的垂直支承元件120的相对侧)的tft200的第三电极175。如所示，垂直支承元件120具有沿高度维的第二边缘，并且垂直支承元件的顶部延伸到第二边缘之外以限定第二凹角剖面145。第三电极175位于与衬底110之上但不在垂直支承元件120之上、与第二凹角剖面145相邻的半导体层150的第三部分相接触。第一电极180与第三电极175之间的距离在与衬底表面垂直地测量时大于零。第一电极180和第三电极175限定第二晶体管200的半导体沟道。
第一电极180和第二电极170限定第一vtft100的沟道，以及第三电极175和第一电极180限定第二vtft200的沟道。图1a和图1b所示的配置允许到垂直晶体管100和200的接触能够在衬底级进行，因此串联操作晶体管，而不是在垂直支承元件120的顶部进行连接。应当理解，本发明包括单个垂直晶体管，其中电极在图1a中设置为170和180。
如所示，导电栅极层125用作晶体管100和200的栅极。在晶体管100的一些示例实施例中，电极170用作晶体管100的漏极，以及电极180用作晶体管100的源极。在晶体管100的其他示例实施例中，电极170用作源极，以及电极180用作漏极。半导体装置按照下列方式致动。在提供晶体管100之后，电压施加在电极170与电极180之间。电压还施加到导电栅125，以便电连接电极170和电极180。
仍然参照图1a和图1b，垂直晶体管200在与形成垂直晶体管100相同的时间形成。晶体管200能够按照下列方式致动。电压施加在电极175与电极180(其与垂直晶体管100共用)之间。电压施加到栅极层125(其与垂直晶体管100共用)，以便电连接电极175和180。
备选地，晶体管100和晶体管200能够通过在电极170与电极175之间施加电压串联致动。电压施加到栅极层125，其同时将电极180电连接到电极170，并且将电极180连接到电极175。这对电路应用能够是有利的，因为外部电连接无需对升高的第三电极180进行。
在其他实施例中，导电层能够图案化成对晶体管100和200单独选通；在这些实施例中，栅极125和127能够如图6a和图6b所示来形成，栅极125和127的每个是公共导电材料层中的独立区域。
晶体管100的凹角剖面140允许晶体管100的半导体沟道的尺寸与垂直支承元件120的厚度(其通过垂直支承元件120的高度所限定)关联。有利地，本发明的这个架构降低在包括短沟道的晶体管的制造期间对高分辨率或者很精细对齐特征的依靠。此外，第一电极180和第二电极170的分隔主要通过垂直支承元件120中的凹角剖面140来确定。另外，第一电极180、第二电极170和第三电极175同时形成，并且具有相同材料组成和层厚度。
如图1a和图1b所示，第二电极170和第三电极175位于分别与第一和第二凹角剖面140、145相邻。第二电极170和第三电极175因垂直支承元件120的高度而与第一电极180垂直间隔开。第二电极170和第一电极180限定具有第一晶体管100的末端的第一沟道，以及第三电极175和第一电极180限定具有第二晶体管200的末端的第二沟道。换言之，第一电极180与第二电极170之间的距离在与衬底表面垂直地测量时大于零。连同栅极125一起，电介质层130和半导体层150限定第一顶栅垂直晶体管100，其包括相对衬底表面是垂直的沟道的一部分。
图1a和图1b所示的晶体管架构能够由各种材料来形成。第一电极180、第二电极170和第三电极175能够是任何导电材料，以及在一些实施例中是透明导电氧化物。本发明的一个优点在于垂直晶体管能够是完全透明的。另一个优点在于全部材料能够是金属氧化物，其从一个共同设备来沉积。无机材料柱头、共形导电材料栅极层、共形绝缘材料层、共形半导体材料层、第一电极、第二电极和第三电极各能够包括金属氧化物。垂直支承元件120能够包括聚酯、聚醚酯、聚酰胺、聚酰胺酯、聚亚胺酯、聚酰亚胺、聚醚酰亚胺、聚脲、聚酰胺酰亚胺、聚苯醚、苯氧基树脂、环氧树脂、聚烯烃、聚丙烯酸酯、聚乙烯-乙烯醇或者其共聚物或者其混合物；优选地，垂直支承元件120包括环氧树脂或聚酰亚胺。
垂直支承元件120能够用于各种垂直晶体管几何结构，这取决于可用的处理工具。图2a中示出本发明的一实施例的垂直顶栅晶体管102和202的示意截面图。垂直晶体管102和202在组件和操作方面与图1a所示垂直晶体管100和200是相同的。图2a所示的实施例表示通过第一电极180、第二电极170和第三电极175的视线沉积过程所形成的垂直晶体管102和202。视线沉积过程包括蒸发和溅射。如所示，第一电极180和第二电极170接近垂直地对齐。第一电极180具有一端(c2)，以及第二电极170具有一端(c2’)，使得第一电极180的所述端(c2)和第二电极170的所述端(c2’)垂直对齐。
本发明的备选实施例在图2b的垂直晶体管103和203的示意截面图中示出。垂直晶体管103和203在组件和操作方面与图1a所示垂直晶体管100和200是相同的。图2b所示的实施例表示通过选择性面积沉积(sad)过程所形成的垂直晶体管103和203，其中第一凹角剖面140和第二凹角剖面145通过毛细作用填充有沉积抑制剂，以及第一电极180、第二电极170和第三电极175使用ald来沉积。如所示，第一电极180和第二电极170进一步间隔开，从而产生比在图1a中通过晶体管100所示以及在图2a中通过晶体管102所示的先前实施例中看到的更长的第一晶体管103的沟道长度。如所示，sad过程产生垂直晶体管，其中沟道的一部分如同先前实施例那样相对衬底垂直地定向。如所示，垂直顶栅晶体管103和203除了不平行的部分之外还各具有与衬底表面平行的沟道的一部分。
用来形成图2b的垂直晶体管的通过毛细作用传送过程通常使抑制剂从凹角剖面浸湿到衬底上。通过第一电极180和第二电极170所限定的沟道优选地具有比垂直支承元件120的高度的10倍要小的长度维。通过毛细作用传送的沉积抑制剂的使用还产生长度沿宽度维改变的晶体管沟道，其中晶体管宽度是进入页面的方向，以及长度沿凹角剖面140来限定。c1与c1’之间的距离将沿沟道(其沿晶体管103的垂直支承元件的长度(进入页面维))的宽度改变。通过第一电极180和第二电极175所限定的沟道具有宽度维和长度维，以及长度维能够沿晶体管103的宽度维改变。
如图2b所示，第二电极170和第三电极175位于分别与第一和第二凹角剖面140、145相邻。在第一沟道的末端之间延伸的第一线条在图2b中通过线条c1-c1’示出。在第二沟道的末端之间延伸的第二线条在图2b中通过线条c3-c3’示出。如图2b所示，第一线条c1-c1’与第二线条c3-c3’不是平行的。其沟道之间具有这个关系的垂直晶体管无法通过视线沉积技术、例如金属的热蒸发在宽面积之上形成。在备选实施例中，线条能够发散或收敛。
图2c和图2d是本发明的备选实施例的示意截面图。在图2c和图2d中，vtft104、105电极的源极和漏极与图1a所示半导体层的相对侧接触，其接触程度甚于图1a所示的情形，并且具有顶栅共面几何结构。如在图2c中看到，第一电极180在垂直支承元件120之上并且与半导体层150相接触。第二电极170与第一凹角剖面140相邻，并且与位于衬底110之上但不在垂直支承元件120之上的半导体层150的第二部分相接触。电极和半导体层的位置是制作过程的结果。如图2c所示，共形半导体层150在沉积第一和第二电极180、170之前被沉积，并且与垂直支承元件120相接触。
图2d所示的备选实施例示出覆盖垂直支承元件120以及衬底110的至少一部分的可选第二共形电介质层115。共形电介质层115至少位于半导体层150与垂直支承元件120之间。如图2d所示，tft105和205是垂直晶体管，其中垂直部分通过垂直支承元件120(其通过共形介电材料层115所覆盖)来限定。除了共形介电材料层115之外，图2b所示的垂直薄膜晶体管105和205的元件与垂直薄膜晶体管104和204相同，并且应当通过图2c的描述来理解。这个实施例中的介电材料层115能够用来封装用来形成垂直支承元件120的聚合物支柱和柱头，并且能够提供用于构建本发明的垂直晶体管的单个材料表面。介电材料层115的添加能够用来避免垂直支承元件120和衬底表面110上的不均匀成核或薄膜生长的问题。优选地，介电材料层115是无机薄膜介电材料层。介电材料层115是共形层，其因ald过程的共形性质而优选地使用ald来沉积。如所示，介电材料层115保持第一和第二凹角剖面140和145。
本发明的备选实施例通过沿图5b所示平面图的线条a-a’所截取的图5a所示垂直晶体管106和206的示意截面图示出。本发明的这个实施例降低了重叠电容。如所示，栅极层125由两个段125a和125b来组成，其处于垂直支承元件120所限定的凹角剖面140、145中但是不在垂直支承元件120的顶部之上。在这个实施例中，两个段125a和125b各限定在第一和第二凹角剖面140和145的维之内，而没有延伸到垂直支承元件120的顶部的维之外。因此，共形导电材料栅极层125仅位于第一凹角剖面140中以及沟道的区域内的第二凹角剖面145中。栅极层125的两个段能够在沟道区外部相互连接，如图5b所示。如所示，栅极层125的两个部分125a和125b在物理和电气上连接，从而形成垂直顶栅晶体管106、206(其串联并且是图1a和图1b所示实施例的变化)的公共栅极。具有图5a和图5b的栅极层125(其中具有两个部分125a和125b)的垂直晶体管106、206按照与图1a和图1b的垂直晶体管100相同的方式起作用。在备选实施例中，栅极的两个部分能够图案化成使得每个tft具有单独可操作栅极。
沿图6b所示平面图的线条a-a’所截取的图6a所示垂直晶体管107和207的示意截面图是本发明的一实施例，其产生沿垂直支承元件120的宽度所分隔的、垂直支承元件120的相对侧上的两个独立垂直顶栅晶体管。在这个实施例中，栅极层图案化为不连续的，从而分别产生vtft107和207的两个独立图案化导电共形栅极125和127。与图1a和图1b相似，第二电极170和第三电极175位于分别与垂直支承元件120的任一侧但不在垂直支承元件120的顶部之上的第一和第二凹角剖面140、145相邻。第一电极180在垂直支承元件120之上，并且与第一凹角剖面140相邻。第一电极180和第二电极170限定第一vtft107的半导体沟道。第四电极185在垂直支承元件120之上，并且与第二凹角剖面145相邻。第四电极185和第三电极175限定第二vtft207的半导体沟道。第二电极180和第四电极185在物理和电气上是独立的，使得两个独立垂直晶体管107和207是单独可操作的，并且使用单个垂直支承元件120来形成。如图6a和图6b所示，半导体层能够是公共的，但是图案化为两个独立区域150和155。在备选实施例中，vtft107和vtft207能够采用不同的半导体材料来形成。
沿图7b所示平面图的线条a-a’所截取的图7a所示垂直顶栅晶体管108的示意截面图是本发明的备选实施例，其中单个vtft在垂直支承元件120之上形成。如图7a和图7b所示的是采用凹角剖面140所形成的单个垂直顶栅晶体管108。在这个实施例中，栅极层图案化为处于第一凹角剖面140中，但不在第二凹角剖面145中。vtft108的源/漏电极配置与vtft100相似，其中第一电极181与垂直支承元件120的顶部之上的半导体150相接触。第二电极170位于与第一凹角剖面140相邻但是不在垂直支承元件120的顶部之上。第一电极181在垂直支承元件120之上，并且图案化成使得它共形地涂敷第二凹角剖面145。第一电极181和第二电极170限定顶栅vtft108的半导体沟道。
底栅晶体管也能够在垂直支承元件120之上形成。先前结合的美国申请序号14/198628(2014年3月6日提交)描述在具有无机柱头的聚合物支柱之上形成的底栅垂直晶体管。聚合物支柱和无机柱头的组合能够用来形成本发明的垂直支承元件120，并且应当通过先前描述来理解。图8a是沿图8b所示平面图的线条a-a’所截取的底栅垂直晶体管801和802的示意截面图。如图8a所示，tft801和802各具有垂直晶体管结构，其中垂直部分通过垂直支承元件120来限定。栅极层825与至少垂直支承元件120的边缘相接触，电介质层830与栅极825相接触，以及半导体层850与第一电极880相接触。垂直支承元件120和栅极层825形成具有第一凹角剖面140和第二凹角剖面145的导电栅结构820。
垂直晶体管801和802具有公共栅极825，以及串联连接，并且在单个垂直支承元件120之上形成。垂直晶体管801和802是图1a和图1b所示的顶栅垂直晶体管100和200的底栅模拟。为了简洁起见，以下描述将集中于垂直晶体管801，要理解，本描述同样适用于垂直晶体管802。垂直晶体管801包括衬底110和垂直支承元件120，其应当通过先前描述来理解。共形导电层形成在凹角剖面中的垂直支承元件120的边缘上并且在衬底110的至少一部分(其不在vtft结构120之上)之上形成栅极层825。如图8a所示，栅极层825共形地覆盖垂直支承元件120的顶部和凹角剖面140、145，并且还与衬底110相接触。绝缘层830符合晶体管801和802的凹角剖面140和145。绝缘层830能够说成是涂敷和保持凹角剖面140和145，并且与栅极层825相接触。电介质层830是共形绝缘材料层。半导体材料层850还符合晶体管801和802的第一凹角剖面140和第二凹角剖面145并且保持形状，以及与绝缘体层830相接触。半导体材料层850是共形半导体材料层。源极和漏极具有按惯例认可的含意，以及第一电极880或者第二电极870能够如应用或电路所要求来指定为源极(或漏极)。第一电极880、第二电极870和第三电极875如所示能够是单一导电材料，或者可包括任何数量的导电材料层。第一电极880位于与垂直支承元件120的顶部之上的半导体层850的第一部分相接触。第二电极870位于与衬底110之上但不在垂直支承元件120之上的半导体层850的第二部分相接触，如图8a所示。第一电极880和第二电极870限定第一电极880与第二电极870之间的半导体层中的第一沟道。底栅vtft801的元件与先前所述顶栅vtft的元件相同，用于相同功能，其中布置是底栅而不是顶栅vtft。如所示，晶体管801和802具有公共栅极，并且串联形成，以及它们的功能应当通过图1a和图1b的晶体管100和200的描述来理解。通过所结合美国申请序号14/198628(2014年3月6日提交)中的描述，还应当理解，在垂直支承结构之上形成的底栅vtft的多种变化是可能的，包括在单个垂直支承元件之上形成的单独可操作底栅vtft。另外，虽然图8a和图8b所示的导电栅结构820示为由垂直支承元件120和独立共形栅极层825来构成，但是在备选实施例中，导电栅结构820能够通过由导电材料所形成的垂直支承元件120来形成，而无需独立栅极层825。
现在来看具有在公共垂直支承结构之上形成的底栅和顶栅垂直晶体管的本发明的实施例，晶体管803和303通过沿图9b所示平面图的线条a-a’所截取的图9a的示意截面图示出。如所示，晶体管803是底栅垂直晶体管，而晶体管303是顶栅垂直晶体管，其中两种晶体管均在单个垂直支承元件120之上形成。如图9a和图9b所示的垂直支承元件120是绝缘结构，以及导电层是共形的，并且与垂直支承元件120分开形成。如所示，存在一种电子装置，其包括具有衬底上的垂直支承元件120的衬底。垂直支承元件120背离衬底110延伸，并且包括具有第一凹角剖面140的第一边缘和具有第二凹角剖面145的第二边缘。顶栅垂直晶体管303使用第一凹角剖面140来形成。存在与第一凹角剖面140中的垂直支承元件120相接触的共形半导体层150。顶栅vtft303的源/漏电极包括位于与垂直支承元件120的顶部之上的第一共形半导体层150的第一部分相接触的第一电极180以及位于与衬底110之上但不在垂直支承元件120之上、与垂直支承元件120的第一边缘相邻的第一共形半导体层150的第二部分相接触的第二电极170。顶栅vtft303的栅电介质是第一凹角剖面140中的第一半导体层150上的第一共形电介质层130。存在第一凹角剖面140中的第一共形电介质层130上的共形导电顶栅125。
底栅垂直晶体管803在垂直支承元件120的第二凹角剖面145中形成。存在第二凹角剖面145中并且与垂直支承元件120相接触的共形导电底栅825。第二共形电介质层830处于第二凹角剖面145中，并且与共形导电底栅825相接触。在第二共形电介质层830之上，存在第二凹角剖面145中并且与第二共形电介质层830相接触的第二共形半导体层850。底栅vtft803的源/漏电极包括位于衬底110之上但不在垂直支承元件120之上、与第二边缘相邻并且与第二半导体层850相接触的第三电极875以及位于垂直支承元件120的顶部之上并且与第二半导体层850相接触的第四电极885。第一电极180和第二电极170限定顶栅垂直晶体管303的第一半导体沟道，以及第三电极875和第四电极885限定底栅垂直晶体管803的第二半导体沟道。
如图9a和图9b所示，晶体管303和803在公共垂直支承元件120之上形成，并且能够从公共材料层来形成。对各晶体管303和803的元件加阴影，以便示出哪些元件是公共材料层的组成部分。如所示，底栅vtft803的第一共形顶栅极层125和源/漏电极、第三电极875和第四电极885能够在公共材料层中形成，虽然各在电气上是不同的。类似地，如所示，顶栅vtft303的第二共形底栅极层825和源/漏电极、第一电极180和第二电极175能够在公共材料层中形成。如所示，第一共形半导体层150是与第二共形半导体层850不同的材料层。在一些实施例中，第一半导体层150和第二半导体层850能够是相同材料。在优选实施例中，晶体管303和803是n型晶体管，更优选的是n型金属氧化物薄膜晶体管。在优选实施例中，第一半导体层150和第二半导体层850均包括zno基半导体。如所示，第一共形电介质层130和第二共形电介质层830是公共电介质层的两个独立部分，并且因此具有相同材料组成和厚度。优选地，介电材料是绝缘金属氧化物。
选择性面积沉积能够有利地用来对装置(其中一个装置的共形栅极层以及第二装置的源和漏电极从公共材料层在相同垂直支承元件之上形成)中的层的部分进行图案化。在这些实施例中，共形导电底栅、第三电极和第四电极具有相同材料组成和厚度，并且是同一导电材料层的组成部分。优选地，导电材料组成包括导电金属氧化物。导电金属层必须采用共形沉积过程、例如ald来削减，以便形成共形栅极。为了将共形导电材料层图案化为凹角剖面的任一侧上的分隔源和漏电极，沉积抑制剂能够用来填充凹角剖面，使得导电材料没有在剖面中沉积。不存在可产生在同一vtft结构之上的共形栅极和分隔源/漏电极的同时创建的简易光刻剥离或蚀刻过程。
图10c是沿图10b所示平面图的线条a-a’所截取的图10b的示意截面图。如所示，底栅vtft804和顶栅vtft304具有与以上针对图9a和图9b所述的底栅vtft803和顶栅vtft303相同的元件。图10a至图10c示出其中底栅vtft804和顶栅vtft304在同一垂直支承元件120之上形成并且经连接以作为增强耗尽模式倒相器进行操作的实施例。增强耗尽模式倒相器的等效电路在图10a中示出，其中t1是负载晶体管，以及t2是驱动晶体管。在图10a至图10c所示的配置中，顶栅垂直晶体管304是负载晶体管t1，以及底栅垂直晶体管804是驱动晶体管t2。图10a至图10c所示的顶栅垂直晶体管304工作在耗尽模式，而底栅vtft804工作在增强模式。如所示，底栅vtft804和顶栅vtft304共用公共电介质层130，其中具有底栅vtft804的沟道的区域中的部分830。还存在电介质层130中的通孔135，以允许第一电极180与共形顶栅125之间的电连接。共形顶栅125也在垂直支承元件120的顶部之上延伸，以便连接到第四电极885。如图10c所示，第四电极885和共形顶栅125从具有相同材料组成和层厚度的单一材料图案和层来形成。如所示，还存在电介质层130中的可选通孔，以便允许到第二电极170的表面接触；这个和其他通孔的使用将通过电路的接触要求来规定。图10a至图10c的vtft304、804的其余元件等效于针对图9a和图9b所述的元件，并且应当通过先前描述来理解。为了说明的简洁起见而选择图10b和图10c所示的倒相器的特定布局。许多设计是可能的并且处于本发明的范围之内，只要它们满足具有在单个垂直支承元件120之上形成的底栅和顶栅垂直晶体管，并且如同图10a的等效电路图中一样正确连接。
图11是其中底栅vtft805和顶栅vtft305在同一垂直支承元件120之上形成并且经连接以作为增强耗尽模式倒相器进行操作的备选实施例的示意截面图。如所示，底栅vtft805和顶栅vtft305等效于针对图10a至图10c所述的底栅vtft804和顶栅vtft304，并且具有相同元件，除了添加另一个电介质层元件132之外。如所示，第一电介质层130和第二电介质层830是公共共用电介质层(如同图10a至图10c中一样)的组成部分。如图11所示，电介质层130和附加电介质层132形成介电叠层131。介电叠层131能够包括多层。附加电介质层132图案化成使得它对顶栅晶体管305但不对底栅晶体管805添加附加栅电介质，使得顶栅晶体管305的栅电介质比底栅vtft805的栅电介质830要厚。介电叠层131应当被认为是顶栅与底栅vtft之间共用的公共可变厚度介电叠层。如图11所示，介电叠层131中包含的全部多个电介质层存在于vtft的一些区域(例如电介质层130和132均存在于凹角剖面140中)，而介电叠层131中包含的多个层只有一部分存在于vtft的其他区域中(例如仅电介质层130存在于凹角剖面145中)。虽然可变厚度介电叠层在这里通过增强耗尽模式倒相器布置示出，但是应当理解，在同一垂直支承元件之上形成的底栅vtft和顶栅vtft的任何布置能够包括这个特征。
本发明的垂直支承元件120能够用来形成双栅垂直晶体管，其比如说是具有半导体层的两侧上的栅极的晶体管。双栅装置对调谐晶体管的性能是有用的，并且一般具有比单栅装置要高的通态电流。图12a所示的是沿图12b所示平面图的线条a-a’所截取的两个双栅垂直晶体管701、702的示意截面图。如所示，电子装置包括衬底110以及衬底110上的导电栅结构760。导电栅结构760包括垂直支承元件120和共形导电底栅极层720。优选地，垂直支承元件120由支柱和柱头来形成，其中柱头延伸到支柱的边缘之外，以形成第一凹角剖面140。如图12a所示，导电栅结构760背向衬底延伸到顶部，以及顶部延伸到第一边缘之外，以限定第一凹角剖面。第一共形电介质层715与导电栅结构760以及衬底110的一部分相接触。第一共形电介质层715能够说成是保持凹角剖面140。随后，共形半导体层750也保持第一凹角剖面140，并且与共形电电介质层715相接触。第一电极780位于与导电栅结构760的顶部之上的半导体层750的第一部分相接触，以及第二电极770位于与衬底110之上但不在导电栅结构760的顶部之上、与导电栅结构760的第一边缘相邻的半导体层750的第二部分相接触。第二共形电介质层730处于第一凹角剖面140中的半导体层750上。共形导电顶栅725处于第一凹角剖面140中的共形电介质层730上。第一电极780和第二电极770限定双栅晶体管701的半导体沟道。
如图12a所示，双栅垂直tft701与垂直tft702串联形成，并且共用顶栅725和底栅720。在这个配置中，存在三个电极，包括垂直支承元件120之上的共用第一电极780、不在垂直支承元件120之上的tft701的第二电极770以及不在垂直支承元件120之上的tft702的第三电极775。如所示，导电栅结构760具有第二凹角剖面145。第三电极775位于与衬底110之上但不在垂直支承元件120之上、与第二凹角剖面145相邻的半导体层750的第三部分相接触。
第一电极780和第二电极770限定第一tft701的沟道，以及第三电极775和第一电极780限定第二tft702的沟道。图12a和图12b允许到垂直晶体管701和702的接触能够在衬底级进行，因此串联操作晶体管，而不是在导电栅结构760的顶部进行连接。应当理解，本发明包括单个双栅垂直晶体管，其中电极在图12a中设置为770和780。如所示，对双栅晶体管701和702，导电栅结构760用作底栅，而导电顶栅725用作顶栅。在晶体管701的一些示例实施例中，电极770用作晶体管701的漏极，以及电极780用作晶体管701的源极。在晶体管701的其他示例实施例中，电极770用作源极，以及电极780用作漏极。半导体装置按照下列方式致动。在提供晶体管701之后，电压施加在电极770与电极780之间。电压还施加到导电栅结构720，或者施加到导电顶栅725，或者施加到两者，以便电连接电极770和电极780。在一些实施例中，电连接并且同时操作导电栅结构720和导电顶栅725。在其他实施例中，顶栅充当偏压电极，以及采用施加到导电栅结构720和导电顶栅725的单独电压来操作晶体管。
双栅垂直晶体管能够配置成使得在单个垂直支承元件之上形成的两个双栅装置是单独可操作的。图13是两个单独可操作的双栅vtft703、704的示意截面图。它们在构造上与图12a和图12b的双栅vtft701和702相似。如所示，存在附加第四电极785。第四电极785位于与导电栅结构760的顶部之上的半导体层750的第四部分相接触，并且与第一电极780电分隔。半导体层图案化为两个区域，包括第一双栅vtft703的第一半导体区域750和第二双栅vtft704的第二半导体区域751。共形导电顶栅图案化成具有两个单独顶栅，即，第一共形导电顶栅725和第二共形导电顶栅727。类似地，共形导电底栅具有两个单独可操作段，即，第一共形导电底栅720和第二共形导电底栅721。在这个实施例中，第一共形导电底栅720、第二共形导电底栅721和垂直支承元件120形成导电栅结构760。
图14a至图14c示出其中在单个垂直支承元件之上形成的两个双栅vtft设置成作为倒相器进行操作的实施例。如所示，双栅vtft705和706在同一垂直支承元件120之上形成，并且经连接以作为增强耗尽模式倒相器进行操作，其具有能够用来驱动晶体管t2的附加结点“vtop”。双栅增强耗尽模式倒相器的等效电路在图14b中示出，其中t1是负载晶体管，以及t2是驱动晶体管。如所示，负载晶体管t1的顶栅和底栅电连接，而驱动晶体管t2的顶栅和底部是电气独立的。在图14a至图14c所示的配置中，双栅垂直晶体管705是负载晶体管t1，以及双栅垂直晶体管706是驱动晶体管t2。图14a至图14c所示的双栅垂直晶体管705工作在耗尽模式，而双栅vtft706配置成使得顶栅为偏压电极，以调谐驱动晶体管的增强模式操作。
如所示，双栅vtft705和706共用两个公共电介质层715和730。存在电介质层715、730中的通孔735，以允许第一电极780与共形顶栅725之间的电连接。第一电极780连接到垂直支承结构的顶部之上的第四电极785；以及如图14a所示，第四电极785和第一电极780从单个材料图案和层来形成，其具有相同材料组成和层厚度。电介质层715中的通孔735允许第一电极780连接到负载晶体管、即双栅vtft705的共形底栅。如所示，存在电介质层730中的附加可选通孔，以便允许到第二和第三电极770、785的表面接触；这个和其他通孔的使用将通过电路的接触要求来规定。双栅vtft705和706的其余元件等效于针对图12a、图12和图13的vtft701、702和703、704所述的元件，并且应当通过先前描述来理解。为了说明的简洁起见而选择图14a和图14c所示的双栅倒相器的特定布局。许多设计是可能的并且处于本发明的范围之内，只要它们满足具有在单个垂直支承元件120之上形成的两个双栅晶体管，并且如同图14b的等效电路图中一样正确连接。
图15a示出全增强模式倒相器的等效电路。全增强模式倒相器包括第一和第二晶体管t1、t2。第一晶体管t1用作负载晶体管，以及第二晶体管t2用作开关或驱动晶体管。第一tftt1和第二tftt2均工作在增强模式。
如上所述，增强模式装置是正常关断的装置，并且具有大于零的阈值电压。第一和第二晶体管t1、t2的每个包括栅极、栅电介质层、半导体层以及源和漏电极。半导体层能够由半导电金属氧化物材料来制成，并且优选地是zno基半导体，例如但不限于zno或ingazno4。如全增强模式倒相器所示，负载晶体管t1的源极电连接到驱动晶体管t2的漏极，以及负载晶体管t1的漏极和栅极电连接。
图15b示出配置成作为全增强模式倒相器进行操作、公共垂直支承元件上的两个底栅vtft的截面图。为了说明的简洁起见而选择图15b所示的倒相器的特定布局。许多设计是可能的并且处于本发明的范围之内，只要它们满足具有在单个垂直支承元件120之上形成的两个垂直晶体管，并且如同图15a的等效电路图中一样正确连接。
如图15b所示，本发明的增强模式倒相器具有负载晶体管t1，其是底栅vtft305，其中具有第一源极380、第一漏极370、半导体层350中的负载沟道区、vtft305的电介质层330的负载沟道区中的负载栅电介质以及第一栅电极325。本发明的增强模式倒相器的驱动晶体管315具有底栅vtft架构，其中具有第二源极375、第二漏极385、半导体层350中的驱动沟道区、vtft315的电介质层330的驱动沟道区中的驱动栅电介质以及第二栅电极327。负载和驱动晶体管305、315如同图15a所示等效电路中一样连接；第一源极380电连接到第二漏极385，以及第一栅极325电连接到第一漏极370。负载和驱动tft305、315具有公共共用电介质层330，其中共用电介质层能够是单层或者多层介电叠层。如所示，tft305和315处于公共垂直支承元件120上，并且具有在公共层中形成的单独元件。
图16示出在单个垂直支承元件上形成的增强模式倒相器，其中除了其沟道的w/l维以外，还利用每个tft的栅电解质厚度来实现对驱动和负载tft的相对载流能力的调整。如图16所示的公共可变厚度介电叠层的使用具有为优化倒相器和电路设计而提供另一个维度的优点。与局限于使用tft的沟道尺寸的标准电路设计不同，可变厚度公共介电叠层的使用允许驱动和负载tft316、306的性能使用驱动栅电介质和负载栅电介质的厚度单独调整。公共介电叠层具有底栅vtft306的沟道的区域中的附加层335。
本发明的一些实施例涉及平面顶栅薄膜晶体管(tft)，其如先前所述具有处于衬底与栅极层之间的半导体层。与底栅tft不同，顶栅tft固有地被保护以免受环境影响，因为半导体层处于衬底与栅电介质之间。当在一些衬底(包括无机衬底)上形成顶栅平面tft时，背沟道界面性质能够使装置工作在耗尽模式。
图17a是沿图17c所示平面图的线条a-a’所截取的现有技术平面顶栅tft900的截面图。图17a和图17b所示的tft900是平面顶栅装置，其表示任何平面顶栅tft900，具有与衬底910相接触的源和漏电极980和985、在在源极/漏极980/985之上并且与其接触的半导体层970、在半导体层970之上并且与其接触的电介质层930以及在电介质层930之上并且与其接触的栅极920，即所谓的交错结构。图17b示出典型顶栅tft的不同实施例，其中在共面结构里半导体层970在源和漏电极之下。装置的其余部分如图17a所示来构成。衬底910能够是任何先前所述衬底，并且能够包含多个预定义层。源极和漏极具有按惯例认可的含意，以及所示的任一个电极能够如应用或电路所要求来指定为源极(或漏极)。源和漏电极980、985如图17a和图17b所示能够是单个导电材料，或者能够包括任何数量的导电材料层。源与漏电极980、985之间的间隙限定平面顶栅tft900的半导体沟道，如按惯例所理解。无机半导体层970如图17a所示与源和漏电极980、985以及衬底910相接触。无机半导体层950能够是金属氧化物、例如zno基材料。电介质层930如所示能够是单层电介质，或者在本发明的实施例中，电介质层930从可变厚度电介质层来形成。平面顶栅tft的耗尽模式性能与增强模式平面或垂直底栅tft相结合可用来构成增强耗尽模式倒相器和电路。
图18a是沿图18b所示平面图的线条a-a’所截取的现有技术底栅tft1的截面图。图18a和图18b所示的tft1是平面底栅装置，其表示任何平面底栅tft1，具有与衬底110相接触的栅极12、在栅极12之上并且与其接触的电介质层13以及在电介质层13之上并且与其接触的半导体层15。源和漏电极18、19按照共面几何结构处于半导体层15之上并且与其接触。图19a和图19b示出典型平面底栅tft2的不同实施例，其中半导体层15按照交错几何结构处于源和漏电极18、19之下。装置的其余部分如图18a和图18b所示来构成。衬底110能够是任何先前所述衬底，并且能够包含多个预定义层。源极和漏极具有按惯例认可的含意，以及所示的任一个电极能够如应用或电路所要求来指定为源极(或漏极)。源和漏电极18、19如图18a和图19b所示能够是单个导电材料，或者能够包括任何数量的导电材料层。源与漏电极18、19之间的间隙限定tft1或2的沟道，如按惯例所理解。无机半导体层15与源和漏电极18、19以及电介质层13相接触。底栅tft1或2能够钝化，意味着tft1或2能够具有没有与电介质相接触的半导体层15的所述侧(半导体层15的所谓的背面)上的附加层，以保护装置免受环境影响。无机半导体层15能够是金属氧化物、例如zno基材料。电介质层13如所示能够是单层电介质，或者在本发明的实施例中，电介质层13从可变厚度电介质层来形成。底栅zno基tft能够工作在增强模式，意味着它们是常断的。平面底栅tft的增强模式性能与其他增强模式底栅平面tft和vtft相结合可用来构成全增强模式倒相器和电路，以及与顶栅平面tft和vtft相结合可用来构成增强耗尽模式倒相器和电路。
图20a至图20d是平面底栅tft的示意截面图，示出供用作电介质层的多层介电叠层的不同有用配置。虽然按照平面底栅格式示出，但是多层介电叠层的各个实施例在其他tft架构中可用来改变栅电介质的厚度以及跨接电介质的厚度，以调谐单独装置性能。例如，先前所述的图11示出在具有同一垂直支承元件120之上形成的底栅vtft和顶栅vtft的装置中的可变厚度介电叠层的使用。回到图20a至图20d，每个图示出具有与联系图19a和图19b所述的平面底栅tft2相同的元件的底栅平面tft，其中示为14的单层电介质采用多层介电叠层23来替代。栅极12、源极/漏极18/19、半导体15和衬底110应当通过先前描述来理解。
虽然多层介电叠层23在图20a中示为具有2层，但是多层介电叠层能够根据需要具有任何数量的层。优选地，电介质层21和22是绝缘薄膜无机材料层，更优选地，层21和22由相同材料来形成。如图20a所示，多层介电叠层23能够从各具有相同图案的多个层来形成。图20b至图20c示出备选架构，其中多层介电叠层由具有不同图案的多个层来组成。
图20b示出具有两层22和25的多层介电叠层23，但是tft4具有厚度与第二电介质层22的厚度相同的栅电介质。如图20b所示，电介质层25图案化成具有tft4的沟道区中的通孔14，使得第二电介质层22限定栅电介质厚度，以及介电保护层25防止tft4的沟道区外部的源极/漏极18/19与栅极12之间在重叠区域中的短接。
图20c具有三层25、22、26多层介电叠层23，其中第二层22和介电保护层25与图20b中等效。图20c的tft5具有作为多层介电叠层23的组成部分的缓冲层26。缓冲层26是具有与半导体15相同的x-y图案的电介质层。缓冲层26在通过选择性面积沉积过程所形成的装置中用来控制栅电介质(多层介电叠层23)与半导体14之间的界面。图20d示出在没有tft6的区域中的多层介电叠层的其他电介质层的情况下与介电保护层25相结合的缓冲层26的备选实施例。如图20d所示，tft6的栅电介质厚度通过缓冲层26的厚度来限定。虽然缓冲层26和多层介电叠层23在图20a至图20d中示为在平面底栅tft中，但是它们对垂直底栅晶体管也是有用的。
至此所述的全部薄膜晶体管优选地由薄膜无机材料层来组成。各晶体管架构能够使用sald和选择性面积沉积(sad)的组合来制作。与ald相结合使用选择性面积沉积对薄膜无机层进行图案化具有作为加性图案化技术的有益效果，其中无需关心不同材料的相对蚀刻速率。优选地，所示晶体管的层的每个由金属氧化物来形成，如先前所述。当使用加性图案化技术、例如与sad相结合的sald时，多种类型的架构能够易于在同一衬底上制作。不同架构的晶体管能够因其单独性能属性而被选择，例如先前通过引用所结合的美国申请序号14/526634(2014年10月29日提交)所述，能够集成平面顶栅和底栅晶体管，以形成增强耗尽模式电路。如图10a至图10c和图11所示，顶栅和底栅vtft能够在单个垂直支承元件之上构建，并且能够共用公共图案化材料层。在电路设计中，通常需要改变单个衬底上的电路中的不同元件的半导体沟道的宽度(w)和长度(l)。垂直晶体管通常具有短沟道长度，其对高电流需要是有利的。在处理中没有采用高端光刻时，平面晶体管通常具有比垂直晶体管要长的沟道。在一些应用中，长沟道垂直晶体管的使用对调整w和l以取得预期相对tft性能是有用的。混合和匹配具有顶栅和底栅架构的垂直和平面晶体管的能力可用于使对复杂电路中的晶体管组件的尺寸的裁剪更容易。长沟道垂直晶体管和平面晶体管均具有主要(或者在平面tft的情况下完全)通过与衬底平行的沟道的长度所限定的沟道长度。具有混合装置的电子组件具有：第一晶体管，其中第一半导体沟道的至少一部分沿与衬底平行的方向延伸；垂直支承元件；以及第二晶体管，具有其至少一部分沿与衬底垂直的方向延伸的沟道。第一半导体沟道的长度比第一半导体沟道的长度要短。
表1示出在单个衬底之上从公共材料层所形成的不同晶体管架构。表1中，交错触点缩写为stag，共面触点缩写为cp，底栅缩写为bg，顶栅缩写为tg，以及垂直支承元件缩写为v-s-e。
表1
表1示出9个不同的晶体管架构，其有可能从9个不同层的组合在同一衬底上制作。除了层a—用来形成垂直结构元件的厚绝缘体—之外，所有其余层(b-i)优选地是共形薄膜无机层，其使用sald和sad的组合来沉积和图案化。虽然在表1中表示为层，但是表1中的每个层可能是单层或者是相同或不同材料的多层叠层，只要最终叠层具有与表1中的层关联的性质。表1不是在单个衬底上构成各种架构的晶体管中可能的公共或共享层的数量方面进行限制。也就是说，在层a之前、层i之后或者在表1所列层的任一个之间能够添加附加层。例如，可期望在形成充当给定电路的主电力线的层a之前具有衬底上的图案化导电层。在一些情况下，期望在形成最后一个半导体层i之后形成钝化层。此外，不要求全部层a至i存在于衬底上，只要求存在充分数量的层以形成预期元件。在一个实施例中，存在同一衬底上形成的底栅vtft和底栅平面tft，其均具有源/漏电极的交错布置。在这个实施例中，仅要求5个公共层a、b、d、e和f来形成两个晶体管架构的元件。
回到附图，图21至图24是其中垂直晶体管和平面晶体管在公共衬底上形成的各个实施例的示意截面图。如所示，存在包括公共衬底上的两个晶体管的电子组件。衬底上的第一晶体管是平面晶体管，其包含具有沿与衬底平行的方向延伸的第一长度的第一半导体沟道，第一晶体管具有第一源极、第一漏极、第一栅电介质和第一栅极。具有第一凹角剖面的垂直支承元件处于衬底上，垂直支承元件是用来形成垂直晶体管的结构元件。衬底上的第二晶体管是具有第二半导体沟道的垂直晶体管，包括在垂直支承元件的第一凹角剖面中沿与衬底垂直的方向延伸的第二半导体沟道的至少一部分。垂直晶体管的第二半导体沟道具有比第一长度要小的第二长度。第二晶体管具有第二源极、第二漏极、第二栅电介质和第二栅极。如这里所使用的“半导体沟道的长度”是通常认可的定义，表示如沿半导体表面所绘制的源与漏电极之间的最短距离。
首先来看图21，第一晶体管410是平面底栅tft，以及第二晶体管420是底栅vtft。第一晶体管410的元件与图18a所示tft1的元件相同，并且为了清楚起见同样地标记。如所示，第一晶体管410的栅极12之上的电介质层13是第一晶体管的第一栅电介质。第二晶体管420具有图8a所示底栅vtft801的相同元件，并且采用相同部件标号类似地标记。垂直支承元件120具有第一凹角剖面140和第二凹角剖面145。第一电极880和第二电极870分别是第二晶体管420的第二源极和第二漏极。第二晶体管的沟道的区域中的电介质层830是第二栅电介质。第二半导体沟道应当通过先前描述来理解，并且通过第二源电极和第二漏电极来限定。
如图21所示，存在第三晶体管430，其沟道处于第二凹角剖面145中。第三晶体管430具有第三半导体沟道，其中第三半导体沟道的至少一部分在第二凹角剖面中沿与衬底垂直的方向延伸。第三晶体管430具有第三源极、第三漏极、第三栅电介质和第三栅极。第三源极是第三电极875，以及第三漏极是与垂直支承结构120之上的第二凹角剖面145相邻的第一电极880的部分。第二漏极和第三源极经过电连接和物理连接，因为它们是第一电极880的两个部分。第二栅极和第三栅极分别是第一和第二凹角剖面140、145中的导电共形栅极层825的两个部分。
如图21所示，第二垂直晶体管和第一平面晶体管具有4个公共层(即，来自表1的层b、d、e和f)以及层a，其图案化成使得它仅存在于第二垂直晶体管的区域中。公共层通过图中的共同加阴影来指示。如图21所示，垂直支承元件120在层a中图案化。平面底栅tft410的第一栅极12以及底栅tft420的共形导电栅极层825中的第二栅极是公共共形导电层(即层b)的独立区域。平面底栅tft410的第一电介质14和垂直底栅tft420的电介质830的第二介电部分是公共共形电介质层(即层d)的独立区域。类似地，第一半导体15平面底栅tft420和垂直底栅tft420的半导体850的第二半导体部分是公共共形半导体层(即层e)的独立区域。最后，平面底栅tft410的第一源极和第一漏极18、19以及垂直底栅tft420的第二源极880和第二漏极870是公共共形导电层(即层f)的独立区域。
图22示出本发明的另一个实施例，其中第一晶体管411是平面顶栅tft，以及第二晶体管421是底栅vtft。图22的垂直支承元件120具有带第三垂直晶体管431的第二凹角剖面145。第二晶体管421和第三晶体管431等效于图21的第二和第三晶体管420、430，并且应当通过先前描述来理解。第一晶体管411具有与图17b所示顶栅平面晶体管900相同的元件。如所示，第一晶体管411的栅极920之下的电介质层930是第一晶体管411的第一栅电介质。无机半导体层950与源和漏电极980、985相接触。
如图22所示，第二垂直晶体管和第一平面晶体管由6个层(层a、aa、b、d、e和f)来形成，并且具有来自表2的3个公共层(即层b、d和f)。备选地，图22所示的晶体管可由来自表1的层a、b、c、d、e、f、g和h来制作。公共层通过图中的共同加阴影来指示。如图22所示，垂直支承元件120在层a中形成。第一晶体管411的第一半导体970处于层aa中。平面顶栅tft411的第一源极980和第一漏极985以及底栅tft421的共形导电栅极层825中的第二栅极是公共共形导电层(即层b)的独立区域。平面底栅tft411的第一电介质930和垂直底栅tft421的第二电介质830是公共共形电介质层(即层d)的独立区域。垂直底栅tft421的半导体850的第二半导体部分处于层e中。最后，平面顶栅tft411的第一栅极920以及垂直底栅tft421的第二源极880和第二漏极870是公共共形导电层(即层f)的独立区域。
表2
在同一衬底上形成的底栅vtft和顶栅平面tft的备选实施例中，能够使用具有交错结构的顶栅平面tft。在这个实施例中，顶栅平面晶体管采用具有图17a所示架构的顶栅平面来替代。在这个实施例中，第一平面顶栅tft和第二底栅vtft能够由来自表1或2的6个层a、b、c、d、e和f来形成。
图23和图24所示的实施例是图21和图22所示实施例的模拟，其中第二晶体管是顶栅vtft。如图23所示，电子元件具有作为平面底栅tft的第一晶体管以及作为顶栅vtft的第二晶体管。第一晶体管410的元件与图21所示tft410的元件相同，并且应当通过先前描述来理解。第二晶体管423具有图1a所示顶栅vtft100的相同元件，并且采用相同部件标号类似地标记。垂直支承元件120具有第一凹角剖面140和第二凹角剖面145。第一电极180和第二电极170分别是第二晶体管423的第二源极和第二漏极。第二晶体管423的沟道的区域中的电介质层130是第二栅电介质。第二半导体沟道应当通过先前描述来理解，并且通过第二源电极180和第二漏电极170来限定。
如图23所示，存在第三晶体管433，其沟道处于第二凹角剖面145中。第三晶体管433具有第三半导体沟道，其中第三半导体沟道的至少一部分在第二凹角剖面中沿与衬底垂直的方向延伸。第三晶体管具有第三源极、第三漏极、第三栅电介质和第三栅极。第三源极是第三电极175，以及第三漏极是与垂直支承结构120之上的第二凹角剖面145相邻的第一电极180的部分。第二漏极和第三源极经过电连接和物理连接，因为它们是第一电极180的两个部分。第二栅极和第三栅极分别是第一和第二凹角剖面140、145中的导电共形栅极层125的两个部分。
如图23所示，第二顶栅垂直晶体管423和第一底栅平面晶体管410能够由来自表1的6个层a、b、c、d、e和f来形成。公共层通过图中的共同加阴影来指示。如图23所示，垂直支承元件120在层a中形成。平面底栅tft410的第一栅极12以及顶栅vtft423的第二源极180和第二漏极170是公共共形导电层(即层b)的独立区域。垂直顶栅tft423的半导体150的第二半导体部分处于层c中。平面底栅tft413的第一电介质13和垂直底栅tft423的电介质130的第二介电部分是公共共形电介质层(即层d)的独立区域。平面底栅tft413的第一半导体15处于半导体层(即层e)中。最后，平面底栅tft413的第一源极和第一漏极18、19以及垂直顶栅tft423的共形导电栅极是公共共形导电层(即层f)的独立区域。
图24示出其中第二顶栅vtft424处于与第一顶栅平面tft414的公共衬底上的本发明的实施例。顶栅平面tft404具有与顶栅平面tft401相同的元件，并且应当通过先前描述来理解。第二晶体管424等效于针对图2c所述的顶栅vtft104，并且应当通过先前描述来理解。如所示，第一平面顶栅tft404和第二顶栅vtft424共用来自表1的5个公共层a、c、f、g和h。公共层通过图中的共同加阴影来指示。如图24所示，垂直支承元件120在层a中形成。第一半导体950平面顶栅tft414和垂直顶栅tft424的半导体150的第二半导体部分是公共共形半导体层(即层c)的独立区域。平面顶栅tft414的第一源极和第一漏极980、985以及垂直顶栅tft424的第二源极180和第二漏极170是公共共形导电层(即层f)的独立区域。平面底栅tft414的第一电介质930和垂直顶栅tft424的电介质130的第二介电部分是公共共形电介质层(即层g)的独立区域。最后，平面顶栅tft414的第一栅极920以及顶栅vtft424的共形导电栅极层125中的第二栅极是公共共形导电层(即层h)的独立区域。
图25a至图25c示出其中底栅vtft425、435和平面底栅tft415配置成作为全增强模式倒相器进行操作的本发明的一实施例。如所示，底栅vtft425在同一垂直支承元件120之上形成，并且与底栅vtft435串联。使用串联的两个vtft作为全增强模式倒相器的等效驱动晶体管的这个布置在图25a的等效电路中示出。使用单个垂直支承元件之上串联的两个vtft作为等效驱动晶体管在驱动tft是垂直tft(短沟道装置)而负载tft是平面装置的任何逻辑门或电路中是有用的。底栅vtft425和435等效于图21的底栅vtft420和430，并且应当通过先前描述来理解。类似地，底栅平面tft415等效于图21的底栅平面tft410，并且应当通过先前描述来理解。如同图21那样，图25b和图25c的公共衬底110上的三个晶体管由5个层来形成，其中各具有来自表1的4个公共层b、d、e和f中的元件。如图25b和图25c所示，第一平面底栅tft415的第一源极18在电气和物理上连接到第二tft425的漏极/源极870。第一平面底栅tft415的第一漏极19经过公共电介质层中的通孔(如图25b中的x所示)来连接到其自己的栅极12。
图26示出其中底栅vtft426和底栅晶体管416配置成作为全增强模式倒相器进行操作的本发明的一实施例。底栅晶体管416是长沟道垂直晶体管，其中半导体沟道的长度主要通过与衬底平行的沟道的所述部分来确定。也就是说，沿与衬底平行的方向延伸的第一半导体沟道的所述部分的长度大于沿与衬底垂直的方向延伸的第一半导体沟道的部分的长度。优选地，沿与衬底平行的方向延伸的第一半导体沟道的所述部分的长度是沿与衬底垂直的方向延伸的第一半导体沟道的部分的长度的至少10倍。长沟道底栅vtft416具有沟道尺寸，其是平面晶体管的特点，但是具有处于离衬底的不同距离的源极和漏极(从而使它成为垂直晶体管)。使用平面晶体管之上的长沟道底栅vtft416的有益效果是装置的总封装的减小、平衡第二凹角剖面的能力。图26所示的架构优于标准vtft，因为vtft416的沟道的长度能够与垂直支承元件的高度无关地控制。图26的全增强模式倒相器具有图15a所示的等效电路(增强模式倒相器的标准等效电路)。如图26所示，第一底栅tft416具有第一半导体沟道，其中具有在垂直支承元件120的第二凹角剖面146中沿与衬底垂直的方向延伸的一部分。与衬底平行的半导体沟道的所述部分的长度比第二凹角剖面146中的部分要长许多，平行部分优选地是至少10倍。可以说，vtft416的半导体沟道的长度主要通过与衬底平行的沟道的所述部分来限定。如图26所示，第一凹角剖面141用来形成第二垂直底栅晶体管426，其具有第二源极871和第二漏极880。第一源极18处于与第二凹角剖面146相邻的垂直支承元件120的顶部，并且在电气和物理上连接到第二漏极880。图26的公共衬底110上的两个晶体管由来自表1的5个公共层a、b、d、e和f来形成。
图27示出其中底栅vtft427和长沟道顶栅vtft417配置成作为增强耗尽模式倒相器进行操作的本发明的一实施例。增强耗尽模式倒相器具有图10a所示的标准等效电路。如图27所示，第一顶栅tft417具有第一半导体沟道，其中具有在垂直支承元件120的第二凹角剖面146中沿与衬底垂直的方向延伸的一部分。图27所示的实施例与图10a至图10c所示的共用公共垂直支承元件的底栅vtft804和顶栅vtft304的增强耗尽模式倒相器的实施例相似。图27中，顶栅耗尽模式tft417是长沟道顶栅vtft，因为其沟道长度主要通过与衬底平行的半导体层的所述部分而不是处于凹角剖面146中的部分的部分来确定。优选地，长沟道顶栅vtft417的半导体沟道的长度的90％或以上与衬底平行。图27的元件与图22的元件相同。第二垂直晶体管427和第一晶体管417具有6层(其中具有4个公共层)，并且处于公共衬底110上。第一源极980电连接到第二漏极880和第一栅极920。
图28是具有在带长沟道顶栅vtft418的公共衬底上的底栅垂直tft428的备选实施例。图28的电子装置的元件与图27中相同，只是添加了长沟道顶栅vtft418中的附加电介质层435，使得电子装置具有可变厚度介电叠层。
示例
下面描述如示例中使用的玻璃衬底上的材料层的薄膜涂层的制备。在美国专利申请发表号us2009/0130858中详细描述了用来制备这些层(即，氧化铝、zno:n和al掺杂zno(azo))的ald涂层装置，通过引用将其公开完整地结合到本文中。涂层装置具有输出面(面朝上)，其包含空间分隔的延长气体通道并且基于气体轴承原理进行操作。涂层装置能够相对图29所示的输送头96来理解。各气体通道由向输出面94提供气体的输出槽95、93和92以及从输出面94去除气体的相邻排气槽91来组成。气体通道的顺序是p-o-p-m-p-o-p-m-p-o-p，其中p表示清除通道，o表示包含氧基前体的通道，以及m表示包含金属基前体的通道。当衬底相对于涂层头移动时，它看到上述气体序列，其引起ald沉积。
附连到加热背垫的2.5×2.5平方英寸(63.5×63.5平方毫米)玻璃衬底定位在涂层装置的输出面上方，并且通过重力的拉取、提供给输出面的气体的流动以及在排气槽所产生的微量真空之间的均衡来保持在紧邻输出面。对于全部示例，排气槽压力在大气压力下近似为水的40英寸。清除气体p由纯氮组成。氧反应前体o是氮、水蒸汽和可选的氨蒸汽的混合物。金属反应前体m能够是一种活性金属烷基蒸汽或者氮中的活性金属烷基蒸汽的混合物。
这些示例中使用的金属烷基前体是异丙氧化二甲基铝(dmai)和乙基锌(dez)。活性金属烷基蒸汽的流率通过单独质量流控制计、通过使氮经过气密起泡器中包含的纯液体前体起泡来控制。金属烷基的这个饱和流在提供给涂层装置之前与稀释流混合。水蒸汽的流动通过调整经过起泡器中的纯水的氮的起泡速率来控制。水蒸汽的这个饱和流在提供给涂层装置之前与稀释流混合。氨蒸汽的流动通过使来自压缩流体箱的纯氨蒸汽经过质量流控制器并且与水蒸汽流混合来控制。起泡器保持在室温。涂层的温度通过控制将涂层装置和背垫加热到预期温度来确立。按实验方式，对本文所包含示例中涂敷的每个材料层，单独气体的流率调整成表3所示的设定。所示流量是提供给涂层装置的总流量，并且因而在单独气体通道之间同等划分。
涂层过程然后通过跨涂层头将衬底振荡得到给定示例的预期厚度的均匀沉积膜所需的循环次数来发起。如上所述的涂层头包含两个全ald循环(在头上方，每单个方向上经历两次氧和两次金属曝光)，因此往返振荡表示4个ald循环。全部样本都在200℃的衬底温度和50ms的停留时间下涂敷。
表3
垂直tft实验
本发明的顶栅vtft具有优于使用相同材料所形成的平面晶体管的优点。在一些实施例中，在整个垂直晶体管使用印刷过程来形成的情况下，晶体管的沟道长度小于印刷分辨率(其对沟道通过印刷所限定的平面晶体管是无法得到的)。一般来说，本发明的垂直晶体管具有比从应用于平面晶体管的相同处理易于得到的沟道长度要短的沟道长度。具有绝缘核心的本发明的垂直晶体管允许栅极位于与垂直支承元件相对的半导体的所述侧，从而允许比采用导电金属核心所形成的vtft要大的设计自由度，并且能够使用简单印刷过程来制作。下列示例用来示出本发明和本过程的各个实施例的优点。
印刷顶栅垂直晶体管
具有聚合物核心的顶栅垂直薄膜晶体管使用如上所述的全印刷过程来制作，其中每层采用选择性面积沉积和sald的组合来图案化，其中图案化抑制剂使用喷墨打印机来施加。它们在2.5平方英寸玻璃衬底上形成。
发明示例i1：一像素宽印刷顶栅vtft
要制作发明示例i1，提供玻璃衬底并且使用o2等离子体来清洁(100w0.3torr进行1分钟)。随后，环戊酮中的su-82010的35wt％溶液以500rpm自旋10秒，并且斜升到以2000rpm的30秒的最终自旋。这个涂层使用配方固化，该配方由以下组成：在95℃下的二分钟预曝光热板烘焙、90秒全面曝光、在95℃下的二分钟后曝光热板烘焙以及在225℃下的最终硬烘焙5分钟，从而产生固化su-8的标称
随后，su-8的表面采用30秒o2等离子体来处理，以活化su-8的表面。无机柱头使用sad和ald的组合在su-8层之上形成。选择性面积沉积使用图案化沉积抑制材料层进行，图案化沉积抑制材料层使用fujidimatix2500压电喷墨打印机。抑制剂墨水是双丙酮醇中的聚乙烯吡咯烷酮k-30(pvp)的2wt％溶液。10pl墨盒与dimatix打印机配合使用，以及打印点间距设置为70微米。pvp墨水按照使得开放面积定义无机柱头的图案的图案来打印。随后，使用dmai作为金属前体的al2o3的
在形成柱头的图案化无机薄膜层(al2o3)之后，支柱使用300w0.4torro2等离子体为时10分钟来形成，从而产生共同作为垂直支承元件的无机柱头和结构聚合物支柱。如图所示，这个结果是具有凹角剖面140和145的垂直支承元件。o2等离子体在同一过程步骤去除pvp抑制剂并且蚀刻su-8。
随后，漏和源电极通过使用导电无机材料的选择性面积沉积来形成，导电无机材料使用原子层沉积过程。这通过打印图案化聚合抑制剂以使得抑制剂沿支柱的长度维的凹角剖面通过毛细作用传送(即，通过毛细作用移动)进行。在示例i1中，抑制剂图案中的开放面积设计为凹角剖面的面积中的1像素宽。与先前图案化步骤中使用的相同的pvp墨水和dimatix打印机用于这个步骤，使得1像素是70微米的等效距离。抑制剂从开放图案的各边缘沿凹角剖面通过毛细作用传送或者通过毛细作用移动。为了具有功能vtft，抑制剂墨水必须相碰，使得沿晶体管的宽度完全保护凹角剖面。源/漏电极的图案选择成使得只有单个顶栅vtft在如图7a和图7b所示在垂直支承元件之上形成。在这个实施例中，图案选择成使得不允许抑制剂墨水在凹角剖面145中完全通过毛细作用传送。
在打印包含开放面积的抑制剂图案之后，
sad和ald的组合也用来对半导体层150进行图案化。在本示例i1中，氮掺杂氧化锌(zno:n)使用表1中对zno:n所列的条件在200℃下作为半导体层150来沉积。紧接半导体层150的沉积，相同抑制剂用来对多层介电叠层的第一层的
随后，电介质层通过沉积
半导体层150和电介质层130(多层叠层)均至少存在于凹角剖面140中。因为发明示例i1在与底栅vtft装置(参见以下底栅vtft示例bg1和bg2的论述)相同的衬底上形成，所以发明示例i1的顶栅vtft具有涂敷vtft的整个装置面积的抑制剂，其在底栅装置的半导体和缓冲层的沉积期间禁止zno:n和al2o3层的生长。发明示例i1则在打印栅极层的抑制剂图案之前使抑制剂采用低功率氧等离子体被去除。
导电栅极层使用sad和ald的组合来提供，从而提供凹角剖面中具有
发明示例i2：二像素宽印刷顶栅vtft
发明示例i2使用与发明示例i1相同的过程并且在相同的衬底上形成。发明示例i2与i1之间的唯一差别在于，发明示例i2具有2像素宽图案，其在形成源和漏电极时用来限定晶体管的宽度。
发明示例i3：三像素宽印刷顶栅vtft
发明示例i3使用与发明示例i1相同的过程并且在相同的衬底上形成。发明示例i4与i1之间的唯一差别在于，发明示例i4具有3像素宽图案，其在形成源和漏电极时用来限定晶体管的宽度。
发明示例i1-i3的电气测试通过使用探测站接触azo栅极和衬底级的两个电极(如图7所示的第一电极180和第二电极1705)来实现。晶体管在线性区中被扫描，其中漏极在0.2v(vd＝0.2)保持为恒定，以及栅极电压从-2v至6v被扫描。曲线能够见于图30，以及很清楚，源和漏电极没有相互短接或者短接到垂直晶体管的栅极。另外，观察到随晶体管的增加宽度的电流的预计增加。
发明示例i4：二像素宽印刷顶栅vtft
发明示例i4是发明示例i2的复制。
发明示例i5：二像素宽印刷顶栅vtft—串联的2个tft
发明示例i5使用与发明示例i2相同的过程并且在相同的衬底上形成。发明示例i5与i2之间的唯一差别在于，发明示例i2具有跨越垂直支承元件的2像素宽图案，并且用来限定如图1a和图1b所示串联连接的两个垂直晶体管的宽度。
底栅vtftbg1：二像素宽印刷底栅vtft
底栅vtftbg1使用与发明示例i1-i5相同的过程并且在相同的衬底上形成。顶栅发明示例i1-i5与底栅vtftbg1之间的差别产生于用来对薄膜层进行图案化的图案。在如同发明示例i1中一样形成垂直支承元件之后，导电底栅使用sad和ald的组合来形成，从而提供凹角剖面中具有
在从电介质图案去除抑制剂之后，在底栅vtftbg1的面积中施加抑制剂，以便对半导体层进行图案化。接着抑制剂的图案化，
该装置通过在用来形成发明示例i1的共形导电顶栅的相同sad-sald图案化沉积步骤中形成源/漏电极来完成。源/漏电极的图案选择成使得仅形成具有2像素宽度的单个顶栅vtft。如同顶栅vtft中一样，抑制剂从开放图案的各边缘沿凹角剖面通过毛细作用传送或者通过毛细作用移动。抑制剂墨水相碰，使得沿晶体管的宽度完全保护凹角剖面，因而在同一沉积步骤中形成两个电气不同的电极。底栅vtftbg1在azo的沉积之后完成，以及测试在没有去除沉积抑制剂材料的情况下执行。
底栅vtftbg2：二像素宽印刷底栅vtft—串联的2个垂直tft
底栅vtftbg2使用与底栅vtftbg1相同的过程并且在相同的衬底上形成。底栅vtftbg1与bg2之间的唯一差别在于，发明示例bg2具有跨越垂直支承元件的2像素宽图案，并且用来限定如图8a和图8b所示串联连接的两个晶体管的宽度。
发明示例i4、i5、bg1和bg2的电气测试通过使用探测站接触azo栅极和衬底级的源/漏电极来实现。晶体管在线性区中被扫描，其中漏极在0.2v(vd＝0.2)保持为恒定，以及栅极电压从-2v至6v被扫描。曲线能够见于图31，以及很清楚，源和漏电极没有相互短接或者短接到垂直晶体管的栅极。另外很清楚，顶栅和底栅vtft能够在单个衬底上形成，并且共同地共用多个层。
在公共垂直支承元件之上形成的倒相器
在本发明的一些实施例中，配置成作为倒相器进行操作的两个垂直晶体管能够在垂直支承元件之上形成。这具有优于从具有单独垂直支承元件的两个垂直晶体管所形成的倒相器的优点。一个明显优点是电路占用空间的减少。此外，在公共垂直支承元件之上构建顶栅和底栅vtft的能力允许全增强模式和增强耗尽模式倒相器的设计和制作。设计的选择通过给定应用的电路要求来规定。倒相器的特定布局(包括单独晶体管的沟道尺寸和垂直支承元件之上的布置)能够随包括占用面积在内的电路要求而改变。许多设计是可能的并且处于本发明的范围之内，只要它们满足具有在单个垂直支承元件之上形成的两个垂直晶体管，并且如具有倒相器那样正确连接。
发明示例i6：具有公共垂直支承元件之上的两个vtft的增强耗尽倒相器
发明示例i6的倒相器使用与发明示例i1和底栅vtftbg1相同的过程并且在相同的衬底上形成。倒相器i6的面积中的印刷抑制剂的图案选择成使得顶栅vtft在一个凹角剖面中形成，以及底栅vtft在公共垂直支承元件的第二凹角剖面中形成。布局和结构能够在图10a至图10c和图11中看到。发明示例i6的倒相器具有比公共垂直支承结构上形成的底栅vtft栅电介质
发明示例i7：具有在垂直支承元件之上连接的vtft和长沟道顶栅vtft的增强耗尽倒相器。
发明示例i7的倒相器使用与发明示例i7的倒相器相同的过程并且在相同的衬底上形成。倒相器i7的面积中的印刷抑制剂的图案选择成形成垂直支承元件的第一凹角剖面中的底栅vtft，以及具有沟道(其具有在第二凹角剖面中沿与衬底垂直的方向延伸的一部分)的顶栅平面tft。结构i7应当通过图27的截面图来理解，其中具有形成具有比底栅vtft栅电介质
发明示例i6和i7的电气测试使用探测站接触倒相器的azovdd、地、vin和vout结点进行。对于vdd＝4v、作为vin的函数的vout的响应能够在图32中看到。如所示，两种发明示例均形成功能倒相器。本发明的倒相器的性能能够通过改变驱动或负载tft的沟道尺寸或者通过单独改变每个tft的栅电介质厚度来调谐。虽然图32示出通过先前描述的来自两个晶体管(即顶栅负载tft和底栅驱动tft)的增强耗尽模式倒相器的响应，但是应当清楚，可形成具有类似特征的双栅倒相器。
混合电路实验
本发明的电子装置具有优于采用单装置架构所形成的装置的优点。通过使用允许公共衬底上的垂直和平面晶体管的简易制作的过程，晶体管的大小能够改变多个数量级，而没有对电路占用面积的对应影响。此外，薄膜金属氧化物的使用允许各种晶体管架构由材料层的公共集合来制作。选择性面积沉积的使用带来图案化方面的进一步优点，包括公共衬底上的元件的栅电介质厚度的单独控制。
比较示例c1：增强模式环形振荡器
比较示例c1是从全部平面底栅tft所形成的7级增强模式环形振荡器。比较示例c1按照与发明示例i1相似的方式、使用空间ald和选择性面积沉积(sad)的组合来制作。比较示例c1没有在衬底上形成的垂直支承元件。环形振荡器中的各晶体管具有
环形振荡器的各倒相器作为图26a所示等效电路来连接。各倒相器的驱动晶体管具有按设计w＝12像素/l＝1像素，以及各倒相器的负载晶体管具有w＝2像素/l＝5像素的按设计沟道。样本通过使用探测站接触环形振荡器的azovdd、地和输出结点来分析，并且将振荡器表征为vdd(输入电压)的函数。作为输入电压的函数的每级的时间能够见于图33。
发明示例i8：具有vtft驱动晶体管和平面tft负载晶体管的增强模式环形振荡器
发明示例i8是从垂直和平面底栅tft的组合所形成的9级增强模式环形振荡器。发明示例i8按照与底栅vtftbg2相似的方式、使用空间ald和选择性面积沉积(sad)的组合来制作。垂直支承元件如同底栅vtftbg2中一样来形成，以及su-8结构聚合物在平面底栅负载晶体管的面积中从衬底去除。环形振荡器中的各晶体管具有
环形振荡器的倒相器如图25a至图26c所示来配置，其中典型增强模式倒相器的驱动晶体管采用串联连接的两个底栅vtft来替代。两个垂直驱动晶体管各具有2像素的沟道宽度以及通过沿凹角剖面的通过毛细作用传送的抑制剂所限定的沟道长度(25微米的近似平均长度)。平面底栅负载晶体管如同比较示例c1中一样具有w＝2像素/l＝5像素的按设计沟道。发明示例i8与比较示例c1相似地表征；作为输入电压的函数的每级的时间能够见于图33。
发明示例i9：具有vtft驱动晶体管和平面tft负载晶体管的增强模式环形振荡器
发明示例i9是从垂直和平面底栅tft的组合所形成的9级增强模式环形振荡器。发明示例i9按照与发明示例i8相似的方式并且在相同的衬底上制作。发明示例i9的环形振荡器的配置和层厚度与发明示例i8等效，除了驱动和负载晶体管的尺寸之外。两个垂直驱动晶体管各具有4像素的沟道宽度以及通过沿凹角剖面的通过毛细作用传送的抑制剂所限定的沟道长度(4微米的近似平均长度)。平面底栅负载晶体管具有w＝2像素/l＝2像素的按设计沟道。发明示例i9与比较示例c1相似地表征；作为输入电压的函数的每级的时间能够见于图33。
比较示例c1和发明示例i8、i9的作为输入电压的函数的每级的时间能够见于图33。如所示，两个发明示例i8和i9均形成功能环形振荡器，其中具有比比较示例c1的全平面tft振荡器要短的每级的时间。如所示，本发明的环形振荡器的性能能够通过改变驱动或负载tft的沟道尺寸或者通过单独改变每个tft的栅电介质厚度来调谐。发明示例i9具有更强的驱动和负载晶体管配置，并且给予较短的每级的时间。两个发明示例i8和i9均具有比比较示例c1要小的占用面积，即使它们具有更大量级。
配件表
1平面底栅tft
2平面底栅tft
3平面底栅tft
4平面底栅tft
5平面底栅tft
6平面底栅tft
12栅极
13电介质层
14通孔区域
15半导体层
18,19源极、漏极
20支柱
21,22电介质层
23多层介电叠层
25附加保护电介质层
26缓冲层
30柱头
91排气通道
92金属前体流量
93含氧化剂流量
94输出面
95氮清除流量
96输送头
97示例衬底
98箭头
99间隙
100顶栅垂直晶体管
102顶栅垂直晶体管
103顶栅垂直晶体管
104顶栅垂直晶体管
105顶栅垂直晶体管
106顶栅垂直晶体管
107顶栅垂直晶体管
108顶栅垂直晶体管
110衬底
115第二共形电介质层
120垂直支承元件
125共形导电栅极层
125a、125b共形栅极
127栅极
130电介质
131多层介电叠层
132电介质
135通孔
140第一凹角剖面
141第一凹角剖面
145第二凹角剖面
146第二凹角剖面
150半导体
155半导体
170第二电极
175第三电极
180第一电极
181第一电极
185第四电极
200顶栅垂直晶体管
202顶栅垂直晶体管
203顶栅垂直晶体管
204顶栅垂直晶体管
205顶栅垂直晶体管
206顶栅垂直晶体管
207顶栅垂直晶体管
303顶栅垂直晶体管
304顶栅垂直晶体管
305底栅垂直晶体管
306底栅垂直晶体管
315底栅垂直晶体管
316底栅垂直晶体管
325底栅
327底栅
330电介质
335电介质
350半导体
370第二电极
375第三电极
380第一电极
385第四电极
410平面底栅tft
411平面顶栅tft
413平面底栅tft
414平面顶栅tft
415平面底栅tft
416长沟道底栅vtft
417长沟道顶栅tft
418顶栅vtft
420底栅vtft
421底栅vtft
423顶栅vtft
424顶栅vtft
425底栅vtft
426底栅vtft
427底栅vtft
428底栅vtft
430底栅vtft
431底栅vtft
433顶栅vtft
434顶栅vtft
435底栅vtft
500a、b、c顶部的宽度
505a、b、c限定凹角剖面的最小宽度
510a、b、c第一侧
520a、b、c第二侧
530a、b、c垂直支承元件的高度
535a、b、c垂直支承元件的顶部
540a、b、c第一凹角剖面
545a、b、c第二凹角剖面
701双栅垂直晶体管
702双栅垂直晶体管
703双栅垂直晶体管
704双栅垂直晶体管
705双栅垂直晶体管
706双栅垂直晶体管
715电介质
720共形底栅
721共形底栅
725共形顶栅
727共形顶栅
730电介质
735通孔
750半导体
751半导体
760导电栅结构
770第二电极
775第三电极
780第一电极
785第四电极
801底栅垂直晶体管
802底栅垂直晶体管
803底栅垂直晶体管
804底栅垂直晶体管
805底栅垂直晶体管
820导电栅结构
825栅极层
830电介质
850半导体
870第二电极
875第三电极
880第一电极
885第四电极
900平面顶栅tft
910衬底
920顶栅
930电介质
950半导体
980,985源极/漏极
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