具有该具有套环部分的接合电极的多级存储器堆叠结构及其制造方法与流程

本申请要求2015年10月15日提交的申请号为14/883,966的美国专利的优先权的权益，其内容通过引用整体被并入本文。

本公开一般涉及三维存储器器件的领域，并且具体涉及包括多级存储器阵列的垂直堆叠的三维存储器器件及其制作方法。

背景技术：

在t.endoh等人的题为“novelultrahighdensitymemorywithastacked-surroundinggatetransistor(s-sgt)structuredcell”，iedmproc.(2001)33-36的文章中公开了每单元具有一位的三维垂直nand串。

技术实现要素：

根据本公开的一方面，提供了一种单片(monolithic)三维存储器器件，其包括下堆叠结构，该下堆叠结构包括第一交替堆叠，该第一交替堆叠包括位于衬底上方的第一绝缘层和第一导电控制栅极层；上堆叠结构，该上堆叠结构包括第二交替堆叠，该第二交替堆叠包括位于下堆叠结构上方的第二绝缘层和第二导电控制栅极层；存储器堆叠结构，该存储器堆叠结构延伸通过下堆叠结构和上堆叠结构；以及电极，该电极覆盖第一导电层并在第二导电层下面，并且包括具有厚度的层部分、和横向地环绕存储器堆叠结构并具有比层部分的厚度大的垂直长度的套环部分(collarportion)。

根据本公开的另一方面，提供了一种形成三维存储器结构的方法。在衬底的上方形成下堆叠结构，该下堆叠结构包括第一绝缘层和第一间隔材料层(spacermateriallayer)的第一交替堆叠的。形成通过下堆叠结构的第一存储器开口。至少在第一存储器开口的上部区域中形成填充材料结构。在下堆叠结构和填充材料结构的上方形成上堆叠结构，该上堆叠结构包括第二绝缘层和第二间隔材料层的第二交替堆叠。形成通过覆盖第一存储器开口的区域中的上堆叠结构的第二存储器开口。第二存储器开口通过刻蚀(etch)通过填充材料结构的至少一部分而被延伸，以形成堆叠间存储器开口(inter-stackmemoryopening)。在堆叠间存储器开口内形成存储器堆叠结构。形成电极，该电极包括具有厚度的层部分、和横向地环绕存储器堆叠结构并具有比层部分的厚度大的垂直长度的套环部分。

附图说明

图1是根据本公开的第一实施例的在第一绝缘层和第一牺牲材料层的第一交替堆叠的形成之后的第一示例性结构的垂直横截面图。

图2a是根据本公开的第一实施例的在第一阶梯式表面、第一后向阶梯式介电材料部分和第一存储器开口的形成之后的第一示例性结构的垂直横截面视图。

图2b是沿垂直平面b-b'的、图2a的第一示例性结构的垂直横截面图。

图3a是根据本公开的第一实施例的在每个第一存储器开口的上部区域中形成锥形侧壁(taperedsidewall)之后的第一示例性结构的俯视图。

图3b是沿垂直平面b-b'的、图3a的第一示例性结构的垂直横截面图。

图4a是根据本公开的第一实施例的在每个第一存储器开口的底部处的外延沟道部分和在工艺中的(in-process)每个第一存储器开口的上部分处的填充材料结构的形成之后的第一示例性结构的俯视图。

图4b是沿垂直平面b-b'的、图4a的第一示例性结构的垂直横截面图。

图5a是根据本公开的第一实施例的在通过平坦化工艺(planarizationprocess)形成填充材料结构之后的第一示例性结构的俯视图。

图5b是沿垂直平面b-b'的、图5a的第一示例性结构的垂直横截面图。

图6a是根据本公开的第一实施例的在第二绝缘层和第二牺牲材料层的第二交替堆叠的形成之后的第一示例性结构的俯视图。

图6b是沿垂直平面b-b'的、图6a的第一示例性结构的垂直横截面图。

图7a是根据本公开的第一实施例的在第二阶梯式表面、第二后向阶梯式介电材料部分和介电柱(dielectricpillar)结构的形成之后的第一示例性结构的俯视图。

图7b是沿垂直平面b-b'的、图7a的第一示例性结构的垂直横截面图。

图8a是根据本公开的第一实施例的在第二存储器开口的形成之后的第一示例性结构的俯视图。

图8b是沿垂直平面b-b'的、图8a的第一示例性结构的垂直横截面图。

图9a是根据本公开的第一实施例的在套环部分和堆叠间存储器开口的形成之后的第一示例性结构的俯视图。

图9b是沿垂直平面b-b'的、图9a的第一示例性结构的垂直横截面图。

图10a是根据本公开的第一实施例的在存储器堆叠结构的形成之后的第一示例性结构的俯视图。

图10b是沿垂直平面b-b'的、图10a的第一示例性结构的垂直横截面图。

图10c是图10a和图10b的第一示例性结构内的存储器堆叠结构的垂直横截面图。

图11a是根据本公开的第一实施例的在背侧沟槽(backsidetrench)的形成之后的第一示例性结构的俯视图。

图11b是沿垂直平面b-b'的、图11a的第一示例性结构的垂直横截面图。

图12a是根据本公开的第一实施例的在背侧凹陷(recess)的形成之后的第一示例性结构的俯视图。

图12b是沿垂直平面b-b'的、图12a的第一示例性结构的垂直横截面图。

图13a是根据本公开的第一实施例的在导电层的形成之后的第一示例性结构的俯视图。

图13b是沿垂直平面b-b'的、图13a的第一示例性结构的垂直横截面图。

图14a是根据本公开的第一实施例的在接触孔结构(contactviastructure)的形成之后的第一示例性结构的俯视图。

图14b是沿垂直平面b-b'的、图14a的第一示例性结构的垂直横截面图。

图15是根据本公开的第二实施例的在第一绝缘层和第一牺牲材料层的第一交替堆叠的形成之后的第二示例性结构的垂直横截面图。

图16是根据本公开的第二实施例的在第一阶梯式表面和第一后向阶梯式介电材料部分的形成之后的第二示例性结构的垂直横截面图。

图17a是根据本公开的第二实施例的在器件区域中的第一存储器开口的形成之后的第二示例性结构的俯视图。

图17b是沿垂直平面b-b'的、图17a的第二示例性结构的垂直横截面图。

图18a是根据本公开的第二实施例的在第一存储器开口的下部分中的牺牲存储器开口填充部分的形成之后的第二示例性结构的俯视图。

图18b是沿垂直平面b-b'的、图18a的第二示例性结构的垂直横截面图。

图19a是根据本公开的第二实施例的在横向地扩展第一存储器开口的上部分之后的第二示例性结构的俯视图。

图19b是沿垂直平面b-b'的图19a的第二示例性结构的垂直横截面图。

图20a是根据本公开的第二实施例的在形成牺牲衬垫(liner)之后的第二示例性结构的俯视图。

图20b是沿垂直平面b-b'的、图20a的第二示例性结构的垂直横截面图。

图21a是根据本公开的第二实施例的在填充材料结构的形成之后的第二示例性结构的俯视图。

图21b是沿垂直平面b-b'的、图21a的第二示例性结构的垂直横截面图。

图22a是根据本公开的第二实施例的在第二绝缘层和第二牺牲材料层的第二交替堆叠的形成之后的第二示例性结构的俯视图。

图22b是沿垂直平面b-b'的、图22a的第二示例性结构的垂直横截面图。

图23a是根据本公开的第二实施例的在第二阶梯式表面和第二后向阶梯式介电材料部分的形成之后的第二示例性结构的俯视图。

图23b是沿垂直平面b-b'的、图23a的第二示例性结构的垂直横截面图。

图24a是根据本公开的第二实施例的在介电柱结构的形成之后的第二示例性结构的俯视图。

图24b是沿垂直平面b-b'的、图24a的第二示例性结构的垂直横截面图。

图25a是根据本公开的第二实施例的在第二存储器开口的形成之后的第二示例性结构的俯视图。

图25b是沿垂直平面b-b'的、图25a的第二示例性结构的垂直横截面图。

图26a是根据本公开的第二实施例的在填充材料结构的移除之后的第二示例性结构的俯视图。

图26b是沿垂直平面b-b'的、图26a的第二示例性结构的垂直横截面图。

图27a是根据本公开的第二实施例的在牺牲衬垫的物理地暴露的水平部分的移除之后的第二示例性结构的俯视图。

图27b是沿垂直平面b-b'的、图27a的第二示例性结构的垂直横截面图。

图28a是根据本公开的第二实施例的在牺牲存储器开口填充部分的移除之后的第二示例性结构的俯视图。

图28b是沿垂直平面b-b'的、图28a的第二示例性结构的垂直横截面图。

图29a是根据本公开的第二实施例的在存储器堆叠结构的形成之后的第二示例性结构的俯视图。

图29b是沿垂直平面b-b'的、图29a的第二示例性结构的垂直横截面图。

图30a是根据本公开的第二实施例的在背侧沟槽的形成之后的第二示例性结构的俯视图。

图30b是沿垂直平面b-b'的、图30a的第二示例性结构的垂直横截面图。

图31a是根据本公开的第二实施例的在背侧凹陷的形成之后的第二示例性结构的俯视图。

图31b是沿垂直平面b-b'的、图31a的第二示例性结构的垂直横截面图。

图32a是根据本公开的第二实施例的在导电层和接合区域电极的形成之后的第二示例性结构的俯视图。

图32b是沿垂直平面b-b'的、图32a的第二示例性结构的垂直横截面图。

图33a是根据本公开的第二实施例的在接触孔结构的形成之后的第二示例性结构的俯视图。

图33b是沿垂直平面b-b'的、图33a的第二示例性结构的垂直横截面图。

具体实施方式

如上所述，本公开针对包括多级存储器阵列的垂直堆叠的三维存储器器件及制作该三维存储器器件的方法，其各个方面在下文中描述。可以采用本公开的实施例来形成半导体器件，诸如包括多个nand存储器串的三维单片存储器阵列器件。附图没有按比例绘制。除非明确地描述或清楚地指示不存在元件的复制，否则元件的多个实例可以在示出元件的单个实例的地方被复制。采用诸如“第一”、“第二”和“第三”的序数仅用于标识类似的元素，并且跨本公开的说明书和权利要求书可以采用不同的序数。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧或位于第二元件的内侧。如本文所使用的，如果第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接地”位于第二元件“上”。

如本文所使用的，“层”是指包括具有基本上均匀的厚度的区域的材料部分。层可以延伸过下层结构或覆盖结构的整体，或者可以具有小于下层结构或覆盖结构长度的长度。此外，层可以是具有厚度小于连续结构的厚度的均一或非均一连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何水平面对之间或在顶表面和底表面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其之下具有一个或多个层。

单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个衬底之上而没有中间衬底的阵列。术语“单片”意味着阵列的每个级的层直接地沉积在阵列的每个下层级的层上。与此相反，二维阵列可以单独地形成，然后包装在一起以形成非单片存储器器件。例如，如在专利号为5,915,167的题为“三维结构存储器”的美国专利中所述，通过在单独的衬底上形成存储器级并垂直地堆叠存储器级来构造非单片堆叠存储器。在结合(bond)之前，衬底可以被变薄或从存储器级移除，但是由于存储器级最初在单独的衬底上方形成，所以这种存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维nand串存储器器件，并且可以采用本文描述的各种实施例来制造。

参考图1，示出了根据本公开的第一实施例的第一示例性结构，其可以用于例如制造包含垂直nand存储器器件的器件结构。第一示例性结构包括可以是半导体衬底的衬底。衬底可以包括衬底半导体层9。衬底半导体层9是半导体材料层，并且可以包括至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。衬底半导体层9可以包括诸如单晶硅晶片的单晶半导体材料。

如本文所使用的，“半导体材料”是指具有在1.0x10^-6s/cm到1.0x10⁵s/cm范围内的电导率的材料，并且在用电掺杂剂适当掺杂时能够产生具有在1.0s/cm和1.0x10⁵s/cm范围内的电导率的掺杂材料。如本文所使用的，“电掺杂剂”是指向带结构内的价带添加空穴的p型掺杂剂，或者向带结构内的导带添加电子的n型掺杂剂。如本文所使用的，“导电材料”是指具有大于1.0×10⁵s/cm的电导率的材料。如本文所使用的，“绝缘材料”或“介电材料”是指具有小于1.0x10^-6s/cm的电导率的材料。所有的电导率测量在标准条件下进行。可选地，可以在衬底半导体层9内形成至少一个掺杂阱(未明确地示出)。

第一示例性结构包括其中可以随后形成存储器器件的器件区域100和其中随后形成阶梯式表面的接触区域200。如本文所使用的，“接触区域”是指其中将要形成接触孔结构的区域。用于外围电路的至少一个半导体器件可以形成在外围设备区域中，外围设备区域的大体位置由虚线矩形示出(为了清楚，详细结构未示出)。至少一个半导体器件可以包括例如一个或多个场效应晶体管。用于外围电路的至少一个半导体器件可以包含用于随后形成的、可以包括至少一个nand器件的存储器器件的驱动器电路。

可选地，可以在衬底的上部分中提供半导体材料层10。例如，可以通过将电掺杂剂(p型掺杂剂或n型掺杂剂)注入到衬底半导体层9的上部分中或通过例如通过选择性外延来沉积单晶半导体材料，来形成半导体材料层10。在一个实施例中，半导体材料层10可以包括与衬底半导体层9的单晶结构外延对准的单晶半导体材料(例如，p阱)。至少一个浅沟槽隔离结构12可以形成在衬底(9，10)的各个部分中以提供将要形成的器件之间的电隔离。

随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可以包括第一材料，并且每个第二材料层可以包括与第一材料不同的第二材料。交替堆叠在本文被称为第一交替堆叠。在一个实施例中，第一交替堆叠可以包括第一绝缘层132和第一间隔材料层。第一间隔材料层可以是不需要随后用另一种材料替换的导电层，或是需要随后用相应的导电层替换的牺牲材料层。在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每个第一绝缘层132可以包括第一绝缘材料，并且每个第一牺牲材料层142可以包括第一牺牲材料。由第一绝缘层132和第一牺牲材料层142形成的交替堆叠在本文中被称为第一交替堆叠(132，142)或下交替堆叠(132，142)。在这种情况下，堆叠可以包括交替的多个第一绝缘层132和第一牺牲材料层142。如本文所使用的，“牺牲材料”是指在随后工艺加工步骤期间被移除的材料。

如本文所使用的，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个(元件)的末端元件的第一元件的每个实例在两侧上由第二元件的两个实例邻接，并且不是交替的多个(元件)的末端元件的第二元件的每个实例在两端上由第一个元件的两个实例邻接。第一元件可以在其当中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例开始或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料的实例层结束。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替的多个(元件)内以周期性重复的单元。

第一交替堆叠(132，142)可以包括由第一材料组成的第一绝缘层132以及由与第一材料不同的第二材料组成的第一牺牲材料层142。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以被用于第一绝缘层132的绝缘材料包括但不限于(包括掺杂或未掺杂的硅酸盐玻璃的)氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicateglass，osg)、旋涂介电材料、通常已知为高介电常数(高-k)介电氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物和其硅酸盐、介电金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料是对第一绝缘层132的第一材料而言可以被选择性地移除的牺牲材料。如本文所使用的，如果移除工艺以至少是移除第二材料的速率的两倍的速率移除第一材料，则第一材料的移除对第二材料而言是“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除工艺的“选择性”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。第一牺牲材料层142的第二材料随后可以用导电电极替换，导电电极例如可以用作垂直nand器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，第一牺牲材料层142可以是包括氮化硅或者包括硅和锗中的至少一种的半导体材料的材料层。

在一个实施例中，第一绝缘层132可以包括氧化硅、并且牺牲材料层可以包括氮化硅牺牲材料层。第一绝缘层132的第一材料可以例如由化学气相沉积(chemicalvapordeposition，cvd)来沉积。例如，如果第一绝缘层132采用氧化硅，则正硅酸乙酯(tetraethylorthosilicate，teos)可以被用作cvd工艺的前体材料。第一牺牲材料层142的第二材料可以例如由cvd或原子层沉积(atomiclayerdeposition，ald)形成。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm到50nm的范围内，但是更小和更大的厚度可以被用于每个第一绝缘层132和每个第一牺牲材料层142。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2到1,024的范围内，并且典型地为8到256，但是也可以采用更多的重复次数。在一个实施例中，第一交替堆叠(132，142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀的厚度。

顺序地形成导电材料层148和第一介电盖层138。导电材料层148包括导电材料，诸如可以包括iv族半导体材料或化合物半导体材料的掺杂半导体材料(例如，具有至少10¹⁸cm^-3的掺杂浓度的p型或n型的重p型或n型掺杂的半导体材料)。在一个实施例中，导电材料层148可以包括掺杂多晶硅或掺杂硅锗合金。在一个实施例中，导电材料层148可以是掺杂半导体层。导电材料层148的厚度可以在20nm至50nm的范围内，但是更小和更大的厚度也可以被采用。第一介电盖层138包括可以是可以被用于第一绝缘层132的任何介电材料的介电材料。在一个实施例中，第一介电盖层138包括与第一绝缘层132相同的介电材料。导电材料层148的厚度可以在20nm至200nm的范围内，但是更小和更大的厚度也可以被采用。第一交替堆叠(132，142)、导电材料层148和第一介电盖层138共同组成下堆叠结构(132，142，138，148)。

参考图2a和图2b，下堆叠结构(132，142，138，148)可以被图案化以形成第一阶梯式表面。第一阶梯式表面形成在接触区域200中。接触区域200包括其中形成第一阶梯式表面的第一阶梯式区域和其中随后将在(随后形成在下堆叠结构的上方的)上堆叠结构中形成附加的阶梯式表面的第二阶梯式区域。器件区域100被提供为与接触区域200相邻。包括存储器堆叠结构的存储器器件可以随后形成在器件区域100中。例如，可以通过在其中形成具有开口的掩模层、刻蚀第一介电盖层138和导电材料层148的级内的腔、并且通过刻蚀直接地位于刻蚀区域内的刻蚀腔的底表面的下面的每一个第一绝缘层132和第一牺牲材料层142对来迭代地扩展刻蚀区域并垂直地凹陷腔来形成第一阶梯式表面。第一交替堆叠(132，142)被图案化，使得刻蚀区域中每个下层第一牺牲材料层142比任何覆盖第一牺牲材料层142更远地横向突出，并且刻蚀区域中每个下层第一绝缘层132比任何覆盖第一绝缘层132更远地横向突出。接触区域可以是第一交替堆叠(132，142)的接触区域。本文中腔被称为第一阶梯式腔。

介电材料被沉积以填充第一阶梯式腔。覆盖第一交替堆叠层(132，142)的最顶部表面的介电材料的超过部分例如通过化学机械平坦化被移除。沉积的介电材料的剩余部分形成第一后向阶梯式介电材料部分165，其形成在第一阶梯式表面上。第一介电材料部分165是后向阶梯式的。如本文所使用的，“后向阶梯式”元件是指具有阶梯式表面和水平横截面区域的元件，该水平横截面区域作为与其上存在元件的衬底的顶表面的垂直距离的函数而单调增加。下层堆叠结构(也被称为第一堆叠结构)包括第一交替堆叠(132，142)和第一后向阶梯式介电材料部分165。

形成通过下堆叠结构(132，142，138，148，165)的、延伸到衬底(9，10)的顶表面的第一存储器开口121。第一存储器开口121可以形成在器件区域100中。例如，可以在下堆叠结构(132，142，138，148，165)的上方形成包括至少光致抗蚀剂层的光刻(lithographic)材料堆叠(未示出)，并且光刻材料堆叠可以被光刻图案化以在光刻材料堆叠内形成开口。可以通过采用作为刻蚀掩模的图案化的光刻材料堆叠的至少一个各向异性刻蚀来将光刻材料堆叠中的图案转移通过下堆叠结构(132，142，138，148，165)的整体。图案化的光刻材料堆叠中的开口下面的下堆叠结构(132，142，138，148，165)的部分被刻蚀以形成第一存储器开口121。换言之，将图案化的光刻材料堆叠中的图案转移通过下堆叠结构(132，142，138，148，165)形成第一存储器开口121。

在一个实施例中，用于刻蚀通过第一交替堆叠(132，142)的材料的各向异性刻蚀工艺的化学可以交替以在提供第一介电材料部分165的可比平均刻蚀速率的同时优化第一交替堆叠(132，142)中的第一材料和第二材料的刻蚀。各向异性刻蚀可以是例如一系列反应离子刻蚀。第一存储器开口121的侧壁可以是基本上垂直的、或者可以是锥形的。随后，图案化的光刻材料堆叠可以随后例如通过灰化而被移除。

在一个实施例中，衬底(9，10)可以用作各向异性刻蚀工艺的停蚀层。在一个实施例中，第一存储器器开口121可以通过过刻蚀(overetch)而延伸到衬底(9，10)的顶表面之下。第一存储器开口121的横向尺寸(例如，直径)在每个第一存储器开口121的上部分处可以是从大约20nm到200nm，并且在每个第一存储器开口121的下部分处可以是大约10nm到150nm。在一个实施例中，第一存储器开口121可以被形成为开口的阵列，其可以是周期性的、开口的二维阵列。

导电材料层148的剩余部分组成接合区域电极的层部分，接合区域电极是指位于接合区域中的电极。如本文所使用的，接合区域是其中第一堆叠结构和第二堆叠结构以多堆叠结构(即通过邻接多个堆叠结构而形成的结构)彼此邻接的区域，。如本文所使用的，层部分是指具有始终具有均匀的厚度的层的一般形状的结构的部分。

参考图3a和图3b，在一个实施例中，可以在每个第一存储器开口121周围的第一介电盖层138上形成锥形侧壁。可以通过在形成第一存储器开口121的各向异性刻蚀的末端处或末端附近增加各向异性刻蚀工艺的各向同性刻蚀分量(component)(例如，通过改变各向异性刻蚀工艺的气体混合物的比例)来形成第一介电盖层138的锥形侧壁。如从垂直于衬底(9，10)的顶表面的垂直线测量的，第一介电盖层138的侧壁的锥角可以在从3度到45度(诸如，从6度到30度)的范围内，但是更小和更大的角度也可以被采用。则第一介电盖层138的锥形侧壁(如果提供了)可以被用于提供在第一存储器开口121和随后形成的上堆叠结构中的第二存储器开口的对准之间的更大的覆盖容差。

参考图4a和图4b，执行选择性外延工艺以在物理地暴露的半导体表面上沉积半导体材料。在一个实施例中，导电材料层148可以包括掺杂半导体材料，并且半导体表面可以物理地暴露在每个第一存储器开口121的底部处。在这种情况下，可以通过半导体材料的选择性外延来同时地沉积工艺中的填充材料结构31'和外延沟道部分11。如本文所使用的，“工艺中”结构是指随后在随后的工艺加工步骤中被修改或被移除的结构。

具体地，在选择性外延工艺期间，外延沟道部分11从第一存储器开口121的底部处的半导体表面增长(grow)。在外延沟道部分11的增长的同时，在选择性外延工艺期间，工艺中的填充材料结构31'从导电材料层148的物理地暴露的半导体表面增长。随着工艺中的填充材料结构31'的尺寸增长，工艺中的填充材料结构压紧(pinchoff)每个第一存储器开口121的顶部部分。在压紧每个第一存储器开口121的上部分时，外延沟道部分11的生长终止。在压紧每个第一存储器开口121的顶部部分之后，工艺中的填充材料部分31'可以继续增长。工艺中的填充材料部分31'的掺杂半导体材料形成在导电材料层148的侧壁上，导电材料层148是随后要被完成的接合区域电极的层部分。

取决于导电材料层148的结晶度和选择性半导体材料沉积工艺的工艺条件，工艺中的填充材料结构31'可以形成为多晶半导体材料部分、单晶半导体材料部分或其组合。在一个实施例中，可以采用退火工艺来增加导电材料层148中的晶粒的平均尺寸。在一个实施例中，工艺中的填充结构31'内的主要晶粒可以以比其他晶粒快的速率增长，使得工艺中填充材料结构31'的主要部分可以是单晶。工艺中的填充材料结构31'可以各向同性地增长，或者可以以随机面(facet)或优选取向的面生长。工艺中的填充材料结构31'的顶表面可以突出到包括第一介电盖层138的顶表面的水平面上方。在一个实施例中，在选择性沉积工艺结束时，工艺中的填充材料结构31'的顶表面可以是凸起的。

外延沟道部分11包括与半导体材料层10的单晶衬底半导体材料外延对准的单晶半导体材料。外延沟道部分11的成分可以与工艺中的填充材料结构31'的成分相同。

在一个实施例中，可以用p-型掺杂剂或n-型掺杂剂的原位掺杂来掺杂沉积的半导体材料。因此，可以用适当的导电类型的电掺杂剂来掺杂工艺中的填充材料结构31'和外延沟道部分11。在一个实施例中，工艺中的填充材料结构31'、半导体材料层10和外延沟道部分11可以具有第一导电类型(例如，p-型)的掺杂。工艺中的填充材料结构31'和外延沟道部分11两者都可以包括硅。例如，工艺中的填充材料结构31'可以包括p-型掺杂的大晶粒多晶硅或单晶硅，并且外延沟道部分11可以包括p-型掺杂的单晶硅。

可以例如通过顺序地或同时地流动具有刻蚀剂气体(诸如hci)的反应剂气体(诸如sih4、sih2cl2、sihcl3、sicl4、si2h6、geh4、ge2h6、其他半导体前体气体或其组合)来执行形成工艺中的填充材料结构31'和外延沟道部分11的选择性外延工艺。非晶表面(诸如介电材料的表面)上的半导体材料的沉积速率小于刻蚀剂对半导体材料的刻蚀速率，而晶体表面(诸如半导体材料层10的顶表面)上的半导体材料的沉积速率大于刻蚀剂对半导体材料的刻蚀速率。因此，半导体材料仅被沉积在作为半导体材料层10的顶表面的物理地暴露的部分的半导体表面上。可以选择工艺条件(诸如沉积温度、工艺室中各种气体的分压等)，使得沉积的半导体材料是外延的，即单晶硅或具有与半导体材料层10的单晶结构原子对准的另一半导体材料(诸如，p阱)。

参考图5a和图5b，沉积的掺杂半导体材料的部分可以从第一介电盖层138(其是覆盖导电材料层148的介电材料层，其是随后完成的接合区域电极的层部分)的水平面之上移除。第一存储器开口121中的沉积的掺杂半导体材料(即，工艺中的填充材料结构31')的每个剩余部分组成填充材料结构31。在一个实施例中，执行平坦化工艺以从包括下堆叠结构(132，142，138，148，165)的最顶部层的水平面之上移除工艺中的填充材料结构31'的部分，该堆叠结构(132，142，138，148，165)的最顶部层可以是第一介电盖层138。在一个实施例中，可以采用化学机械平坦化(chemicalmechanicalplanarization，cmp)工艺来从第一介电盖层138之上移除工艺中的填充材料结构31'。每个填充材料结构31的顶表面可以与第一介电盖层138的顶表面共面。封装腔28形成在每个第一存储器开口121的在相应的填充材料结构31下面的部分内。如这里所使用的，“腔”是指不包含固体或液体材料的体积。腔可以处于真空下或者可以包括气相材料。如本文所使用的，“封装腔”是指被封装的腔，即在其中没有任何开口的连续的表面集合里面的腔。因此，限定封装腔的表面彼此连续且相连，并且其当中不包括任何空隙。在一个实施例中，每个填充材料结构31可以具有非平面底表面和平面顶表面。

参考图6a和图6b，材料层的第二交替堆叠(232，242)随后形成在下堆叠结构(132，142，138，148，165)的顶表面上。第二堆叠(232，242)包括交替的多个第三材料层和第四材料层。每个第三材料层可以包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施例中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施例中，第三材料层可以是第二绝缘层232并且第四材料层可以是在每个垂直地邻近的第二绝缘层232对之间提供垂直间隔的第二间隔材料层。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是对第二绝缘层232的第三材料而言可以被选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。第二牺牲材料层242的第四材料可以随后用可以用作例如垂直nand器件的控制栅电极的导电电极替换。

在一个实施例中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二堆叠(232，242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(cvd)来沉积第二绝缘层232的第三材料。可以例如由cvd或原子层沉积(ald)来形成第二牺牲材料层242的第四材料。

第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是对第二绝缘层232的第三材料而言可以被选择性地移除的牺牲材料。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施例中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在从20nm到50nm的范围内，但是更小和更大的厚度可以用于每个第二绝缘层232和用于每个第二牺牲材料层242。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2到1,024(并且典型地为8到256)的范围内，但是也可以采用更多的重复次数。在一个实施例中，第二堆叠(232，242)中的每个第二牺牲材料层242可以具有在每个相应的第二牺牲材料层242内基本上不变的均匀的厚度。

随后，第二介电盖层70可以形成在第二堆叠(232，242)上方。介电盖层70包括与第二牺牲材料层242的材料不同的介电材料。在一个实施例中，介电盖层70可以包括氧化硅。

参考图7a和图7b，附加的阶梯式表面形成在接触区域200中的第二堆叠(232，242)中。附加的阶梯式表面在本文被称为第二阶梯式表面。第二阶梯式表面形成在第二阶梯式区域中，该第二阶梯式区域与下堆叠结构(132，142，138，148，165)内的第一阶梯式表面的第一阶梯式区域相邻并且不覆盖下堆叠结构(132，142，138，148，165)内的第一阶梯式表面的第一阶梯式区域。第二阶梯式表面可以与第一交替堆叠(132，146)和第一后向阶梯式介电材料部分165之间的阶梯式接口相邻并且不覆盖第一交替堆叠(132，146)和第一后向阶梯式介电材料部分165之间的阶梯式接口。

可以例如通过在其中形成具有开口的掩模层、刻蚀最顶部第二牺牲材料层242和最顶部第二绝缘层232的级内的腔、并且通过刻蚀直接地位于刻蚀区域内的刻蚀腔的底表面的下面的第二绝缘层232和第二牺牲材料层242对来迭代地扩展刻蚀区域并垂直地凹陷腔来形成第二阶梯式表面。第二堆叠(232，242)被图案化，使得刻蚀区域中每个下层第二牺牲材料层242比任何覆盖第二牺牲材料层242横向地突出更远，并且刻蚀区域中每个下层第二绝缘层232比任何上层第二绝缘层232更远地横向突出。刻蚀区域包括接触区域200的区域，该接触区域包括用于第二堆叠(232。242)的接触区域和用于第一交替堆叠(132。142)的接触区域。

因此，第二堆叠(232，242)被图案化以在其上形成第二阶梯式表面。通过第二堆叠(232，242)的部分的移除而形成的腔在本文被称为第二阶梯式腔。第二阶梯式腔的区域包括第二堆叠(232，242)的所有层从其移除的第一后向阶梯式第一介电材料部分165的区域。第二阶梯式腔的区域还包括第二堆叠(232，242)的第二阶梯式表面的区域。

介电材料被沉积以填充第二阶梯式腔。例如通过化学机械平坦化来移除覆盖第二堆叠(232，242)的最顶部表面的介电材料的超过部分。沉积的介电材料的剩余部分是后向阶梯式的，因此形成第二后向阶梯式介电材料部分265。第二后向阶梯式介电材料部分265位于第二堆叠(232，242)的第二阶梯式表面上和上方。第二后向阶梯式介电材料部分265形成在第二阶梯式表面上。接触区域200包括第一阶梯式表面的区域和第二阶梯式表面的区域。

支撑柱结构7p和可选的平坦化介电层72可以形成在第二介电盖层70的上方。例如，可以例如通过光致抗蚀剂层的应用和图案化以及通过各向异性刻蚀来转移光致抗蚀剂层中的图案来在期望支撑柱结构7p的形成的区域中形成通过上堆叠结构(232，242，265，70)和下堆叠结构(132，142，138，148，165)的孔沟槽(viatrench)。在(例如，通过灰化移除光致抗蚀剂层)移除光致抗蚀剂层之后，一种或多种介电材料可以被沉积在孔沟槽中和上堆叠结构(232，242，265，70)的上方。在孔沟槽中的(多个)沉积的介电材料的部分组成支撑柱结构7p，并且在上堆叠结构(232，242，265，70)上方的(多个)沉积的介电材料的部分组成平坦化介电层72。可选地，可以通过凹陷刻蚀或化学机械平坦化来移除在上堆叠结构(232，242，265，70)上方的(多个)沉积的介电材料的部分。

参考图8a和图8b，形成通过上堆叠结构(232，242，265，70，72)到下堆叠结构(132，142，138，148，165)的顶表面的第二存储器开口221。第二存储器开口211形成在覆盖第一存储器121的区域中(即在基本上与第一存储器开口121的区域一致的区域中)。

例如，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在上堆叠结构(232，242，265，70，72)的上方，并且可以被光刻图案化以在光刻材料堆叠内形成开口。可以通过采用作为刻蚀掩模的图案化的光刻材料堆叠的至少一个各向异性刻蚀来将光刻材料堆叠中的图案转移通过上堆叠结构(232，242，265，70，72)的整体。图案化的光刻材料堆叠中的开口下面的上堆叠结构(232，242，265，70，72)的部分被刻蚀以形成第二存储器开口(221，421)。换言之，将图案化的光刻材料堆叠中的图案转移通过上堆叠结构(232，242，265，70，72)形成第二存储器开口(221，421)。

在一个实施例中，用于刻蚀通过第二堆叠(232，242)的材料的各向异性刻蚀工艺的化学可以交替以在提供第二介电材料部分265的可比平均刻蚀速率的同时优化第二堆叠(232，242)中的第三材料和第四材料的刻蚀，同时。各向异性刻蚀可以是例如一系列反应离子刻蚀。第二存储器开口221的侧壁可以是基本上垂直的、或者可以是锥形的。在一个实施例中，填充材料结构31可以用作形成第二存储器开口221的各向异性刻蚀工艺的停蚀结构。

参考图9a和图9b，可以通过继续具有用于刻蚀填充材料结构31的材料的刻蚀化学中的改变的各向异性刻蚀工艺，来使第二存储器开口221垂直地延伸。每个第二存储器开口221可以延伸通过下层填充材料结构31的中央部分。每个填充材料结构31的中央部分可以被各向异性刻蚀。因为填充材料结构31的中央部分在各向异性刻蚀工艺期间被刻蚀通过以形成跨上堆叠结构和下堆叠结构延伸的堆叠间存储器开口49，所以每个第二存储器开口121可以连接到下层封装腔29。

填充材料结构31的每个剩余部分组成套环部分42。套环部分42和导电材料层148共同组成被形成在上堆叠结构(232，242，70，265)和下堆叠结构(132，142，138，148，165)之间的接合区域中的电极，该电极在本文被称为接合区域电极(148，42)。接合区域电极(148，42)包括作为具有均匀的厚度的层部分的导电材料层148以及横向地环绕堆叠间存储器开口49并且具有比层部分的均匀的厚度大的垂直长度的套环部分42。在一个实施例中，每个套环部分42可以包括在延伸第二存储器开口221以形成堆叠间存储器开口49之后剩余的填充材料结构31的剩余环形部分。随后，可以随后例如通过灰化移除图案化的光刻材料堆叠。

参考图10a-图10c，阻挡介电层52、存储器材料层54、隧穿介电层56和第一半导体沟道层61可以顺序地沉积为在堆叠间存储器开口49中并在上堆叠结构(232，246，265，70，72)的上方的保形材料层。阻挡介电层52包括诸如氧化硅、介电金属氧化物(诸如氧化铝)或其组合的阻挡介电材料。可替代地，如将在下面更详细描述的，阻挡介电层52可以在该工艺步骤期间被省略，并且替代地通过背侧凹陷形成。在一个实施例中，存储器材料层54可以是包括可以是例如氮化硅的介电电荷俘获材料的电荷俘获材料。

存储器材料层54可以被形成为均匀成分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用)可以包括多个间隔开的浮置栅极材料层，该浮置栅极材料层包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种基本半导体元素的多晶或非晶半导体材料或至少一种化合物半导体材料)。可替代地或另外地，存储器材料层54可以包括绝缘电荷俘获材料，诸如一个或多个氮化硅段。可替代地，存储器材料层54可以包括诸如金属纳米颗粒的导电纳米颗粒，该金属纳米颗粒可以是例如钌纳米颗粒。可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(physicalvapordeposition，pvd)、或用于在其中存储电荷的任何适当的沉积技术来形成存储器材料层54。存储器材料层54的厚度可以在2nm至20nm的范围内，但是更小和更大的厚度也可以被采用。

隧穿介电层56包括介电材料，在适当的电偏置条件下可以通过该介电材料执行电荷隧穿。取决于要形成的单片三维nand串存储器器件的操作模式，可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氧氮化物、介电金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿介电层56可以包括通常已知为ono堆叠的，第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠。

在一个实施例中，可以通过的氧化硅层的沉积、氧化硅层的表面部分氮化为氧氮化硅层、以及氧氮化硅层的表面部分氧化为第二氧化硅层来形成ono堆叠。未被转化为氧氮化硅层的氧化硅层的部分是ono堆叠内的第一氧化硅层，未被转化为第二氧化硅层的氧氮化硅层的部分是ono堆叠内的氮氧化硅层。可替代地，可以通过在由氮化形成的氮氧化硅层的内侧壁上沉积氧化硅来形成第二氧化硅层。在一个实施例中，隧穿介电层56可以包括基本上不含碳的氧化硅层和/或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是更小和更大的厚度也可以被采用。

第一半导体沟道层61可以形成在隧穿介电层56的上方。第一半导体沟道层61可以直接地沉积在隧穿介电层56上。第一半导体沟道层61包括半导体材料，诸如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层61包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(lowpressurechemicalvapordeposition，lpcvd)的保形沉积方法来形成第一半导体沟道层61。第一半导体沟道层61的厚度可以在2nm至10nm的范围内，但是更小和更大的厚度也可以被采用。在第一半导体沟道层61的形成之后，在每个堆叠间存储器开口中存在腔。

执行各向异性刻蚀以移除第一半导体沟道层61、隧穿介电层56、存储器材料层54和下阻挡介电21的水平部分，并物理地暴露每个外延沟道部分11的表面。相同的堆叠间存储器开口内的存储器材料层54、隧穿介电层56以及可选地阻挡介电层52的剩余部分的每个连续集合组成存储器膜50。

第二半导体沟道层62可以沉积在第一半导体沟道层61的剩余垂直部分上以及外延沟道部分11的顶表面上。第二半导体沟道层62包括半导体材料，该半导体材料可以是可以用于第一半导体沟道层61的任何半导体材料。第一半导体沟道层和第二半导体沟道层(61，62)可以具有第一导电类型(即，与半导体材料层10相同的导电类型)的掺杂或者可以基本上是本征的。如本文所使用的，如果掺杂剂浓度不超过1.0×1016/cm3，则半导体材料基本上是本征的。在一个实施例中，第二半导体沟道层62可以包括非晶硅或多晶硅。第二半导体沟道层62的厚度可以在2nm至10nm的范围内，但是更小和更大的厚度也可以被采用。

在每个堆叠间存储器开口49中的腔未完全被半导体沟道层(61，62)填充的情况下，可以在腔中沉积介电芯层以填充堆叠间存储器开口49内的腔的任何剩余部分。介电芯层包括诸如氧化硅或有机硅酸盐玻璃的介电材料。可以通过诸如低压化学气相沉积(lpcvd)的保形沉积方法，或通过诸如旋转涂布的自平坦沉积工艺来沉积介电芯层。

随后，例如，可以通过从第二绝缘盖层70和/或平坦化介电层72的顶表面之上的凹陷刻蚀来移除介电芯层的水平部分。例如，可以通过平坦化工艺来移除位于平坦化介电层72的顶表面之上的第二半导体沟道层62的水平部分，该平坦化工艺可以采用凹陷刻蚀或化学机械平坦化(cmp)。堆叠间存储器开口内的第一半导体沟道层和第二半导体沟道层(61，62)的每个剩余部分组成半导体沟道60，该半导体沟道60是复合半导体沟道的垂直部分，该复合半导体沟道还包括存在于半导体材料层10的上部分中的外延沟道部分11和源极区域61之间的水平半导体沟道。存储器膜50和半导体沟道60的组合形成存储器堆叠结构55。

当包括半导体沟道60的垂直nand器件导通时，电流可以流过半导体沟道60。存储器材料层54横向地环绕隧穿介电56，并且隧穿介电56横向地环绕半导体沟道60的部分。每个存储器膜50可以以宏观保留时间存储电荷。如本文所使用的，宏观保留时间是指适于存储器器件作为永久性存储器器件操作的保留时间，诸如超过24小时的保留时间。

例如，通过凹陷刻蚀，介电芯层的剩余部分的顶表面可以进一步在每个存储器开口内凹陷。介电芯层的每个剩余部分组成介电芯62。可以通过在介电芯62之上的每个凹陷区域内沉积掺杂半导体材料来形成漏极区域63。掺杂半导体材料可以是例如掺杂多晶硅。例如可以通过化学机械平坦化(cmp)或凹陷刻蚀来从平坦化介电层72的顶表面之上移除沉积的半导体材料的超过部分以形成漏极区域63。

参考图11a和图11b，接触级介电层80可以可选地沉积在上堆叠结构(232，242，265，70，72)的上方。接触级介电层80包括与第二牺牲填充材料层242的材料不同的介电材料。例如，接触级介电层80可以包括氧化硅。接触级介电层80的厚度可以在20nm至500nm的范围内，但是更小和更大的厚度也可以被采用。

可以例如通过施加光致抗蚀剂层(未示出)、光刻图案化光致抗蚀剂层、以及通过采用各向异性刻蚀来将光致抗蚀剂层中的图案转移通过上堆叠结构和下堆叠结构来形成通过上堆叠结构和下堆叠结构的至少一个接触沟槽79。形成至少一个接触沟槽79的各向异性刻蚀可以停止在衬底(9，10)上。与半导体材料层10的第一导电类型相反的第二导电类型的掺杂剂可以被注入到半导体材料层10的表面部分中，以在每个接触沟槽79的底表面的下面形成源极区域61。随后可以例如通过灰化移除光致抗蚀剂层。

参考图12a和图12b，例如可以采用各向同性刻蚀工艺来将相对于第一和第二绝缘层(132，232)以及第一和第二介电盖层(138，70)的材料选择性地刻蚀第一和第二牺牲材料层(142，242)的材料的刻蚀剂引入到接触沟槽79中。第一背侧凹陷143在从其移除第一牺牲材料层142的体积中形成。第二背侧凹陷243在从其移除第二牺牲材料层242的体积中形成。对第一和第二绝缘层(132，232)的材料、第一和第二后向阶梯式介电材料部分(165，265)的材料、柱结构7p的材料以及阻挡介电层52的材料而言第一和第二牺牲材料层(142，242)的材料的移除可以是选择性的。在一个实施例中，第一和第二牺牲材料层(142，242)可以包括氮化硅，并且第一和第二绝缘层(132，232)以及第一和第二后向阶梯式介电材料部分(165，265)的材料可以从氧化硅和介电金属氧化物中选择。在另一个实施例中，第一和第二牺牲材料层(142，242)可以包括诸如锗或硅-锗合金的半导体材料，并且第二绝缘层232以及第一和第二后向阶梯式介电材料部分(165，265)的材料可以从氧化硅、氮化硅和介电金属氧化物中选择。

各向同性刻蚀工艺可以是采用湿刻蚀方案的湿刻蚀工艺，或者可以是其中刻蚀剂以气相引入接触沟槽79中的气相(干)刻蚀工艺。例如，如果第一和第二牺牲材料层(142，242)包括氮化硅，则刻蚀工艺可以是其中第一示例性结构浸入包括磷酸的湿刻蚀槽内的湿刻蚀工艺，对氧化硅、硅和本领域中采用的各种其他材料而言，该磷酸选择性地刻蚀氮化硅。

第一和第二背侧凹陷(143，243)中的每一个可以是横向地延伸腔，该腔具有比腔的垂直长度大的横向尺寸。换言之，第一和第二背侧凹陷(143，243)中的每一个的横向尺寸可以大于相应的背侧凹陷(143，243)的高度。多个第一背侧凹陷143可以在从其移除第一牺牲材料层142的材料的体积中形成。多个第二背侧凹陷243可以在从其移除第二牺牲材料层242的材料的体积中形成。第一和第二背侧凹陷(143，243)中的每一个可以基本上平行于衬底(9，10)的顶表面延伸。背侧凹陷(143，243)可以由下层绝缘层(132或232)的顶表面和覆盖绝缘层(132或232)的底表面垂直地界定。在一个实施例中，第一和第二背侧凹陷(143，243)中的每一个可以始终具有均匀的高度。可选地，背侧阻挡介电层可以形成在背侧凹陷中。

参考图13a和图13b，至少一种导电材料可以沉积在多个背侧凹陷(143，243)中、接触沟槽79的侧壁上以及接触级介电层80的上方。至少一种导电材料可以包括至少一种金属材料，即包括至少一种金属元素的导电材料。

多个第一导电层146可以形成在多个第一背侧凹陷143中，多个第二导电层246可以形成在多个第二背侧凹陷243中，并且连续的金属材料层可以形成在每个接触沟槽79的侧壁上以及接触级介电层80的上方。在第一间隔材料层和第二间隔材料层被提供作为第一牺牲材料层142和第二牺牲材料层242的实施例中，第一和第二牺牲材料层(142，242)可以分别用第一和第二导电材料层(146，246)替换。具体地，每个第一牺牲材料层142可以用第一导电层146替换，每个第二牺牲材料层242可以用第二导电层246替换。在每个接触沟槽79的未被连续金属材料层填充的部分中存在背侧腔。

可以通过保形沉积方法来沉积金属材料，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、无电电镀、电镀、或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金、以及其组合或堆叠。可以沉积在背侧凹陷(143，243)中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可以包括诸如钨的金属和/或金属氮化物。在一个实施例中，用于填充背侧凹陷(143，243)的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。

可以例如通过各向同性刻蚀来从每个接触沟槽79的侧壁以及从接触级介电层80之上回刻蚀连续金属材料层的沉积金属材料。第一背侧凹陷143中的沉积金属材料的每个剩余部分组成第一导电层146。第二背侧凹陷243中的沉积金属材料的每个剩余部分组成第二导电层246。每个导电层(146，246)可以是导电线结构。

每个导电层(146，246)可以用作位于相同级的多个控制栅电极和电互连(即电短路)位于相同级的多个控制栅电极的字线的组合。每个导电层(146，246)内的控制栅电极是包括存储器堆叠结构55的垂直存储器器件的控制栅电极。

参考图14a和图14b，可以例如通过沉积保形绝缘材料(诸如氧化硅)和随后的各向异性刻蚀来在每个接触沟槽79的外围处形成包括介电材料的绝缘间隔74。可以例如通过沉积导电材料以及通过诸如化学机械平坦化或凹陷刻蚀的平坦化工艺从包括接触级介电层的顶表面的水平面之上移除沉积导电材料的超过部分来在每个接触沟槽79的剩余体积中形成背侧接触孔结构76。

附加的接触孔结构(88，66)可以形成通过接触级介电层80并且可选地通过第二和/或第一后向阶梯式介电材料部分(165，265)以提供第一示例性结构内的到各个导电节点的电接触。附加的接触孔结构(88，66)可以包括例如漏极接触孔结构88和控制栅极接触孔结构66。

第一示例性结构可以包括单片三维存储器器件。单片三维存储器器件可以包括下堆叠结构(132，146，138，148，165)，该下堆叠结构(132，146，138，148，165)包括第一交替堆叠并且位于衬底(9，10)的上方，该第一交替堆叠包括第一绝缘层132和第一导电层146；上堆叠结构(232，246，70，265)，该上堆叠结构(232，246，70，265)包括第二交替堆叠并且位于下堆叠结构(132，146，138，148，165)的上方，该第二交替堆叠包括第二绝缘层232和第二导电层246；至少一个存储器堆叠结构55，该存储器堆叠结构55延伸通过下堆叠结构(132，146，138，148，165)和上堆叠结构(232，246，70，265)；和电极(即，接合区域电极(148，42))，该电极覆盖第一导电层146并在第二导电层246的下面，并且包括具有均匀的厚度的层部分148、和横向地环绕至少一个存储器堆叠结构55中的每一个并且具有比层部分148的均匀的厚度更大的垂直(即，在垂直于衬底的顶表面的方向上的)长度的套环部分42。换言之，与结构55相邻的套环部分42可以比层部分148厚，该层部分148比部分42更远离结构55。

在一个实施例中，套环部分42的最顶部水平表面可以位于包括电极(148，42)的层部分148的顶表面的水平面之上。套环部分42的最顶部水平表面可以在与下堆叠结构(132，146，138，148，165)内的最顶部绝缘体层(即，第一介电盖层138)的顶表面相同的水平面内。在一个实施例中，套环部分42的最底部水平表面可以位于包括接触电极(148，42)的第一绝缘层132(即，最顶部第一绝缘层132)的底表面的水平面之上。

在一个实施例中，套环部分42可以具有上锥形侧壁和下锥形侧壁，该下锥形侧壁具有比上锥形侧壁小的锥角。上锥形侧壁可以是第一介电盖层138的侧壁，下锥形侧壁可以是导电材料层148和最顶部第一绝缘层132的侧壁。在一个实施例中，套环部分42可以包括半导体材料。在一个实施例中，层部分148可以包括具有与套环部分42的半导体材料不同的材料成分的另一种半导体材料。在一个实施例中，电极(148，42)可以包括与第一和第二导电层(146，246)不同的材料。电极(148，42)可以位于下堆叠结构(132，146，138，148，165)内。

在至少另一个第二导电层246下面的每个第二导电层246可以比第二导电层246中的任何覆盖层横向延伸得更远。在至少另一个第一导电层146下面的每个第一导电层146可以比第一导电层146中的任何覆盖层横向延伸得更远。

在一个实施例中，下堆叠结构还可以包括位于第一交替堆叠(132，146)的第一阶梯式表面上和上方的第一介电材料部分，例如第一后向阶梯式介电材料部分165，并且上堆叠结构还可以包括位于第二交替堆叠(232，246)的第二阶梯式表面上和上方的第二介电材料部分，例如第二后向阶梯式介电材料部分265。第一阶梯式表面和第二阶梯式表面可以位于接触区域内，并且控制栅极接触孔结构66的子集延伸通过第一介电材料部分和第二介电材料部分。

在一个实施例中，单片三维存储器结构包括单片三维nand存储器器件。第一和第二导电层可以包括或可以电连接到单片三维nand存储器器件的相应的字线。衬底(9，10)可以包括一个硅衬底。单片三维nand存储器器件可以包括在硅衬底上方的单片三维nand串的阵列。在单片三维nand串的阵列的第一器件级中的至少一个存储单元可以位于单片三维nand串的阵列的第二器件级中的另一存储器单元的上方。硅衬底可以包含包括用于位于其上的存储器器件的驱动器电路的集成电路。单片三维nand串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个末端部分基本上垂直于衬底的顶表面延伸。单片三维nand串的阵列可以包括多个电荷存储元件。每个电荷存储元件可以位于与多个半导体沟道中的相应的一个半导体沟道相邻。单片三维nand串的阵列可以包括具有基本上平行于衬底的顶表面延伸的条形形状的多个控制栅电极。多个控制栅电极可以至少包括位于第一器件级中的第一控制删电极和位于第二器件级中的第二控制栅电极。

参考图15，示出了根据本公开的第二实施例的第二示例性结构，该第二示例性结构可以通过省略导电材料层148和第一介电盖层138的形成而从图1的第一示例性结构导出。

参考图16，通过执行图2a和图2b的工艺步骤，第一后向阶梯式介电材料部分165可以形成在第一交替堆叠(132，142)中。如果采用平坦化工艺来形成第一后向阶梯式介电材料部分165，则最顶部第一绝缘层132可以被用作平坦化工艺的停蚀层。第一交替堆叠(132，142)和第一后向阶梯式介电材料部分165共同组成下堆叠结构(132，142，165)。

参考图17a和图17b，介电材料层190可以形成在下堆叠结构(132，142，165)的上方。介电材料层190用作下堆叠结构(132，142，165)的介电盖层，并且在本文被称为第一介电盖层。介电材料层190是包括与第一牺牲材料层142的材料不同的介电材料的介电材料层。在一个实施例中，介电材料层190可以包括与第一绝缘层132相同的介电材料。介电材料层190的厚度可以在20nm至300nm的范围内，但是更小和更大的厚度也可以被采用。

通过执行图3a和图3b的工艺步骤，可以形成通过介电材料层190和下堆叠结构(132，143，165)的第一存储器开口121，使得介电材料层190代替第一介电盖层138而被采用。下堆叠结构(132，142，165)内的最顶部介电层(即，最顶部第一绝缘层132)的侧壁的可选的锥形可以被省略，或者可以被执行。

参考图18a和图18b，牺牲填充材料被沉积在第一存储器开口121中。牺牲填充材料是对第一绝缘层132、第一牺牲材料层142和半导体材料层10的材料而言可以被选择性地移除的材料。在一个实施例中，第一牺牲填充材料可以包括诸如锗或硅锗合金的半导体材料。可替代地，牺牲填充材料可以包括非晶碳、类金刚石碳或多孔有机硅酸盐玻璃。可以通过平坦化工艺来移除在包括下堆叠结构(132，142，165)的最顶部表面(诸如最顶部第一绝缘层132的顶表面)的水平面之上的牺牲填充材料的超过部分，其中该平台化工艺可以是例如化学机械平坦化(cmp)工艺和/或凹陷刻蚀工艺。此外，牺牲填充材料可以随后凹陷，使得第一存储器开口121中的牺牲填充材料的凹陷部分的顶表面位于包括最顶部第一牺牲材料层142的顶表面的水平面和介电材料层190的顶表面之间。牺牲填充材料的每个剩余部分填充第一存储器开口的下部分，并且组成牺牲存储器开口填充部分23。每个牺牲存储器开口填充部分23可以从相应的第一存储器开口121的底表面垂直地延伸到位于最顶部第一牺牲材料层142的顶表面之上的级。

参考图19a和图19b，第一存储器开口121的上部分处的腔可以通过刻蚀工艺可选地横向地扩展。在一个实施例中，可以采用各向同性地刻蚀介电材料层190的介电材料的湿刻蚀工艺来横向地扩展覆盖牺牲存储器开口填充部分23的腔。在一个实施例中，如果介电材料层190包括氧化硅，则可以采用该采用氢氟酸的湿刻蚀。可以控制腔的横向扩展以避免腔的合并。

参考图20a和图20b，牺牲衬垫192可以形成在牺牲存储器开口填充部分23的上方和下堆叠结构(132，142，165)的上方。在一个实施例中，牺牲衬垫192可以沉积在牺牲存储器开口填充部分23的顶表面上以及介电材料层190的顶表面和侧壁上。牺牲衬垫192包括牺牲材料，该牺牲材料对介电材料层190的材料而言可以随后被选择性地移除，并且该牺牲材料可以包括与牺牲材料层142的材料相同的材料。在一个实施例中，介电材料层190可以包括氧化硅，并且牺牲衬垫192可以包括氮化硅。可以通过诸如化学气相沉积(cvd)或原子层沉积(ald)的保形沉积工艺来沉积牺牲衬垫192。牺牲衬垫192的厚度可以在2nm至100nm的范围内，和/或可以在4nm至20nm的范围内，但是更小和更大的厚度也可以被采用。

参考图21a和图21b，填充材料被沉积在覆盖牺牲存储器开口填充部分23的腔中并且由牺牲衬垫192的垂直部分横向地环绕。填充材料可以包括诸如多晶硅或非晶硅的半导体材料、硅锗合金或iii-v化合物半导体材料。可替代地，填充材料可以包括非晶碳、类金刚石碳、多孔或无孔有机硅酸盐玻璃、或者对牺牲衬垫192的材料而言可以选择性地移除的介电材料。可以采用作为停蚀层的牺牲衬垫192的顶表面来平坦化填充材料以形成填充材料结构33。每个填充材料结构33填充覆盖牺牲存储器开口填充部分23并且由牺牲衬垫192的垂直部分横向地环绕的相应的腔。每个填充材料结构33填充相应的第一存储器开口121的上部区域。

参考图22a和图22b，可以执行图6a和图6b的工艺步骤以形成第二绝缘层232和第二间隔材料层的第二交替堆叠。在一个实施例中，第二间隔材料层可以是第二牺牲材料层242，并且第二交替堆叠可以包括第二绝缘层232和第二牺牲材料层242。第二介电盖层70可以形成在第二交替堆叠(232，242)的上方。第二交替堆叠(232，242)的最底部层可以是第二牺牲材料层242或第二绝缘层232。在一个实施例中，最底部第二间隔材料层(诸如最底部第二牺牲材料层242)可以形成在牺牲衬垫192的顶表面上以及填充材料结构33的顶表面上。

参考图23a和图23b，如在第一实施例中，可以通过执行图7a和图7b的工艺步骤来形成第二阶梯式表面和第二后向阶梯式介电材料部分265。

参考图24a和图24b，如在第一实施例中，可以通过执行图7a和图7b的工艺步骤来形成支撑柱结构7p和可选的平坦化介电层72。

参考图25a和图25b，如在第一实施例中，可以采用图8a和图8b的工艺步骤来形成通过上(第二)堆叠结构(190，192，232，242，70，265，72)的第二存储器开口221。形成第二存储器开口221的各向异性刻蚀对填充材料结构33的材料而言可以是或可以不是选择性的。第二存储器开口221从包括上堆叠结构(190，192，232，242，70，265，72)的最顶部表面的水平面至少垂直地延伸到填充材料结构33的顶表面。

参考图26a和图26b，在第二存储器开口221没有垂直地延伸到覆盖牺牲存储器开口填充部分23的牺牲衬垫192的水平部分的情况下，可以由另一个各向异性刻蚀来垂直地延伸第二存储器开口221直到牺牲衬垫192的凹陷部分的顶表面被物理地暴露。在一个实施例中，在该工艺步骤处，填充材料结构33的整体可以在第二存储器开口221的延伸期间被移除。在一个实施例中，各向异性刻蚀可以移除填充材料结构33整体。在另一个实施例中，可以执行移除填充材料结构33的材料的各向同性刻蚀，以移除填充材料结构33的邻近牺牲衬垫192的垂直部分的外围部分。

参考图27a和图27b，执行另一各向异性刻蚀工艺以移除牺牲衬垫192的被物理地暴露在每个第二存储器开口221的底部处的凹陷的水平部分。各向异性刻蚀工艺将第二存储器开口221垂直地延伸通过牺牲衬垫192。牺牲衬垫192的垂直部分未被移除，并且保留在每个第二存储器开口221周围作为环形结构。

参考图28a和图28b，牺牲存储器开口填充部分23由可以是各向异性刻蚀工艺和/或各向同性刻蚀工艺的刻蚀工艺移除。对第一和第二绝缘层(132，232)、第一和第二牺牲材料层(142，242)、介电材料层190、第二介电盖层70和半导体材料层10的材料而言，牺牲存储器开口填充部分23的移除可以被选择性地执行。随后可以根据需要执行适当的表面清洁工艺。第二存储器开口221进一步垂直地延伸以形成延伸通过下堆叠结构和上堆叠结构的堆叠间存储器开口49。

参考图29a和图29b，可以执行图10a-图10c的工艺步骤以在堆叠间存储器开口49中形成存储器堆叠结构55。在该实施例中，外延沟道部分11是可选的并且可以根据需要存在或被省略。

参考图30a和图30b，可以执行图11a和图11b的工艺步骤以形成至少一个背侧沟槽79和至少一个源极区域61。

参考图31a和图31b，第一间隔材料层和第二间隔材料层可以被提供作为第一牺牲材料层142和第二牺牲材料层242，第一和第二牺牲材料层(142，242)可以分别用第一和第二导电材料层(146，246)替换。在这种情况下，可以执行图12a和图12b的工艺步骤以形成背侧凹陷(143，243)。可以同时地移除最底部第二牺牲材料层242和牺牲衬垫192以形成最底部组合的第二背侧凹陷243，其是最底部第二背侧凹陷243。(包括牺牲衬垫192的垂直部分的)牺牲衬垫192的整体在第二牺牲材料层242的移除期间被移除。

参考图32a和图32b，可以执行图13a和图13b的工艺步骤，以形成在第一背侧凹陷143的每个级处的第一导电层146、在最底部第二牺牲材料层242和牺牲衬垫192的级处的电极248(其在本文被称为接合区域电极，因为该电极形成在位于邻近下堆叠结构和上堆叠结构之间的接口的接合区域中)、以及在第二背侧凹陷246的每个级处的第二导电层246。因此，与第二导电材料层246的形成同时，形成电极248。电极248可以包括具有均匀的厚度的层部分248l、以及横向地环绕相应的存储器堆叠结构55并且具有比层部分248l的均匀的厚度大的垂直长度的至少一个套环部分248c。具体地，电极248可以包括连接到多个套环部分248c的一个层部分248l，其中每个套环部分环绕相应的存储器堆叠结构55的中间部分。

背侧阻挡介电层的体积(如果存在)小于第一和第二导电层(146，246)和电极248的体积。因此，可以通过用导电材料替换至少包括牺牲衬垫192的垂直部分和覆盖下堆叠结构的牺牲衬垫192的水平部分的体积的主要部分来形成电极248。此外，可以用导电材料替换最底部牺牲材料层242的主要部分以提供电极248。

参考图33a和图33b，可以执行图14a和图14b的工艺步骤以形成各种接触孔结构(76，88，66)。第二示例性结构可以包括单片三维存储器器件。单片三维存储器器件可以包括下堆叠结构(132，146，165)，该下堆叠结构包括第一交替堆叠并且位于衬底(9，10)的上方，该第一交替堆叠包括第一绝缘层132和第一导电层146；上堆叠结构(190，232，246，248，70，72，265)，该上堆叠结构包括第二交替堆叠并且位于下堆叠结构(132，146，265)的上方，该第二交替堆叠包括第二绝缘层232和第二导电层246；至少一个存储器堆叠结构55，该存储器堆叠结构55延伸通过下堆叠结构(132，146，165)和上堆叠结构(190，232，246，248，70，72，265)；和电极，该电极覆盖第一导电层146并且位于第二导电层246的下面，并且包括具有均匀的厚度的层部分248l、和横向地环绕相应的存储器堆叠结构55且具有比层部分248l的均匀的厚度大的垂直长度的至少一个套环部分248c。

在一个实施例中，套环部分248c的最顶部水平表面和层部分248l的顶表面可以在相同的水平面内。在一个实施例中，套环部分248l的最底部水平表面可以位于包括下堆叠结构(132，146，165)和上堆叠结构(190，232，246，248，70，72，265)之间的接口的水平面内。在一个实施例中，套环部分248c可以具有垂直外侧壁和垂直内侧壁。在一个实施例中，套环部分248c可以包括与层部分248l相同的材料。层部分248l和(多个)套环部分248c可以形成为其之间没有任何接口的单个连续结构。

在一个实施例中，电极248和第二导电层246可以包括相同的导电材料。在一个实施例中，电极248和第一和第二导电层(146，246)可以包括相同的导电材料。在一个实施例中，电极248可以接触上堆叠结构(190，232，246，248，70，72，265)当中的最底部层(即，介电材料层190)的顶表面和至少一个侧壁表面。电极248可以位于上堆叠结构(190，232，246，248，70，72，265)内。

在至少另一个第二导电层246下面的每个第二导电层246可以比第二导电层246中的任何上层横向延伸得更远。在至少另一个第一导电层146下面的每个第一导电层146可以比第一导电层146中的任何上层横向延伸得更远。

在一个实施例中，下堆叠结构还可以包括位于第一交替堆叠(132，146)的第一阶梯式表面上和上方的第一介电材料部分，例如第一后向阶梯式介电材料部分165，并且上堆叠结构还可以包括位于第二交替堆叠(232，246)的第二阶梯式表面上和上方的第二介电材料部分，例如第二后向阶梯式介电材料部分265。第一阶梯式表面和第二阶梯式表面可以位于接触区域内，并且控制栅极接触孔结构66的子集延伸通过第一介电材料部分和第二介电材料部分。

电极(148/42，248)的层部分的厚度可以是均匀的厚度，第一和第二导电层(146，246)可以包括不具有套环部分以及具有与电极(148/42，248)的均匀的厚度相同或不同的均匀的厚度的字线/控制栅电极。

在一个实施例中，单片三维存储器结构包括单片三维nand存储器器件。第一和第二导电层可以包括或可以电连接到单片三维nand存储器器件的相应的字线。衬底(9，10)可以包括一个硅衬底。单片三维nand存储器器件可以包括在硅衬底上方的单片三维nand串的阵列。在单片三维nand串的阵列的第一器件级中的至少一个存储单元可以位于单片三维nand串的阵列的第二器件级中的另一存储器单元的上方。硅衬底可以包含包括用于位于其上的存储器器件的驱动器电路的集成电路。单片三维nand串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个末端部分基本上垂直于衬底的顶表面延伸。单片三维nand串的阵列可以包括多个电荷存储元件。每个电荷存储元件可以位于与多个半导体沟道中的相应的一个半导体沟道相邻。单片三维nand串的阵列可以包括具有基本上平行于衬底的顶表面延伸的条形形状的多个控制栅电极。多个控制栅电极可以至少包括位于第一器件级中的第一控制删电极和位于第二器件级中的第二控制栅电极。

本公开的比接合区域电极的层部分(148，248l)的厚度大的接合区域电极(148/42，248)的套环部分(42，248c)的垂直长度提供在接合区域内被控制的每个半导体沟道内的区域的延伸的益处。因此，在接合区域中提供半导体沟道的更严格的控制，从而增加相应的半导体沟道的导通电流和截止电流之间的差异。换言之，接合区域电极(148/42，248)可以是在nand器件的操作期间电压被施加到其，但是没有电荷被存储在与接合区域电极(148/42，248)相同水平器件级中的存储器堆叠结构55的存储器膜50的接合部分中的所谓的虚拟电极。到该电极的施加的电压增强了接合区域中的沟道60中的耗尽区域，以促进沟道的上部分和下部分之间的沟道中的电荷载流子的传输。仅与相同的电极的层部分相比，套环部分增强了沟道的接合区域中的耗尽区域，因为每个接合电极的套环部分具有仅比相同的电极的层部分大的厚度并且因此具有仅比相同的电极的层部分大的面对沟道的区域。虽然上面示出和描述了两个堆叠结构的垂直堆叠，但是应该理解，可以使用上面描述的方法形成比两个堆叠多的堆叠，诸如三到十个堆叠、诸如四到六个堆叠。

虽然前面是指特定的优选实施例，但是应该理解，本公开没有这样的限制。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出采用特定的结构和/或配置的实施例，应该理解，本公开可以用功能上等同的任何其他兼容结构和/或配置来实践，只要这些替换没有被明确地禁止或者另外地这些替换对于本领域普通技术人员而言已知是不可能的。本文援引的所有出版物、专利申请和专利均通过引用而整体被并入本文。