本专利申请主张于2015年11月20日申请且题目为全模制微型化半导体模块(fullymoldedminiaturizedsemiconductormodule)的美国临时专利申请案第62/258,040号的权利(包括申请日期)，该案的公开内容兹以此引用方式并入本文中。本专利申请还是于2015年11月2日申请的题目为包括重分布层的半导体装置及其方法(semiconductordeviceandmethodcomprisingredistributionlayers)的美国申请案第14/930,514号的部分接续申请案，美国申请案第14/930,514号是于2015年3月9日申请的题目为包括加厚重分布层的半导体装置及其方法(semiconductordeviceandmethodcomprisingthickenedredistributionlayers)的美国申请案第14/642,531号的部分接续申请案，美国申请案第14/642,531号主张于2014年3月10日申请的题目为具有厚重分布层迹线的晶圆级芯片尺度封装(wafer-level-chip-scale-packageswiththickredistributionlayertraces)的美国临时专利第61/950,743号的权利，且进一步还是2014年12月29日申请的题目为全模制扇出晶圆级封装(dieupfullymoldedfan-outwaferlevelpackaging)的美国申请案第14/584,978号的部分接续申请案，美国申请案第14/584,978号是于2013年9月12日申请的题目为全模制扇出晶圆级封装(dieupfullymoldedfan-outwaferlevelpackaging)的美国申请案第14/024,928号的接续申请案，美国申请案第14/024,928号现在发布为专利第8,922,021号，其是于2012年9月30日申请的题目为全模制扇出晶圆级封装(dieupfullymoldedfan-outwaferlevelpackaging)的美国申请案第13/632,062号的接续申请案，美国申请案第13/632,062号现在发布为专利第8,535,978号，其是于2011年12月30日申请的题目为全模制扇出(fullymoldedfan-out)的美国申请案第13/341,654号的部分接续申请案，美国申请案第13/341,654号现在发布为专利第8,604,600号，且主张于2012年7月18日申请的题目为扇出半导体封装(fan-outsemiconductorpackage)的美国临时专利案第61/672,860号的申请日期的权利，该案的公开内容以此引用方式并入本文中。
本公开涉及全模制半导体封装，并且更具体而言，涉及全模制扇出微型化模块、全模制扇出模块(fmfom)、或微型化模块(下文中称为“模块”或“多个模块”)。模块可包括用于可穿戴的技术、用于物联网(iot)装置或两者。
背景技术：
半导体装置常见于现代电子产品中。半导体装置具有不同的电组件数量及电组件密度。离散半导体装置一般含有一种类型电组件，例如，发光二极管(led)、小信号晶体管、电阻器、电容器、电感器、及功率金属氧化物半导体场效晶体管(mosfet)。整合式半导体装置一般而言含有数百至数百万个电组件。整合式半导体装置的示例包括微控制器、微处理器、电荷耦合装置(ccd)、太阳能电池、及数字微镜装置(dmd)。
半导体装置执行各式各样功能，诸如信号处理、高速计算、传输及接收电磁信号、控制电子装置、将日光转变成电力、及建立用于电视显示器的视觉投影。在娱乐、通信、功率转换、网络、计算机、及消费性产品领域中可见到半导体装置。军事应用、航空、汽车、工业控制器、及办公室设备中也可见到半导体装置。
半导体装置利用半导体材料的电性质。半导体材料的原子结构允许通过施加电场或基极电流或透过掺杂程序来操纵其导电性。掺杂引入杂质至半导体材料中以操纵及控制半导体装置的导电性。
半导体装置含有主动及被动电结构。主动结构(包括双极性及场效晶体管)控制电流的流动。通过改变掺杂的电平及电场或基极电流施加的电平，晶体管促进或限制电流的流动。被动结构(包括电阻器、电容器、及电感器)建立执行各式各样电功能所必须的电压与电流之间的关系。被动结构及主动结构经电连接以形成电路，其使得能够半导体装置执行高速计算及其他实用的功能。
一般使用两个复杂的制造程序来制造半导体装置，即，前端制造及后端制造，各自可能涉及数百个步骤。前端制造涉及形成多个半导体晶粒于半导体晶圆的表面上。每半导体晶粒一般经设计成相同的且含有通过电连接有源及无源组件而形成的电路。后端制造涉及自晶圆成品单切单个半导体晶粒及封装该晶粒以提供结构支撑及环境隔离。如本文中所使用，用语“半导体晶粒”指字词的单数形式及复数形式两者，并且因此可指单一半导体装置及多个半导体装置两者。
半导体制造的一个目的是生产较小型的半导体装置。较小型装置一般消耗较少电力、具有较高性能、且可更有效率生产。此外，较小型半导体装置具有较小的覆盖区，此对于较小型终端产品而言是期望的。较小的半导体晶粒尺寸可通过改善前端制程来达成，从而生成具有较小、较高密度的主动及被动组件的半导体晶粒。后端制程可通过改善电互连及封装材料而生成具有较小覆盖区的半导体装置封装。
半导体晶粒的后端处理包括多种表面安装技术(smt)，其用来将半导体晶粒或集成电路连接至基材及印制电路板(pcb)表面而无需使用pcb中的通孔。四面扁平封装(qfp)使用包括自封装四个侧边的各自延伸出去的引线的smt，该引线有时称为“鸥翼引线”。qfp引线提供了该封装内的半导体晶粒与该qfp所安装的pcb或基材之间的电输入/输出(i/o)互连。其他smt封装以无引线方式制作，并且常称为扁平无引线封装。扁平无引线封装的示例是四面扁平无引线(qfns)封装及双面扁平无引线(dfn)封装。qfn封装传统包括以线接合连接至引线架的半导体晶粒，该引线架用于封装的i/o互连。
技术实现要素：
半导体制造存在一个改良的机会。因此，在一方面中，一种半导体模块可包括：全模制基底部分，该全模制基底部分包括平坦表面，该全模制基底部分还包括半导体晶粒、导电柱及包封物，该半导体晶粒包括接触垫，该导电柱耦接至该接触垫并延伸至该平坦表面，该包封物设置于该有源表面之上、四个侧表面之上并围绕该导电柱，其中该导电柱的末端在该全模制基底部分的该平坦表面处自该包封物暴露。堆积互连结构包括可设置于该全模制基底部分之上的布线层。可光成像焊料屏蔽材料可设置于该布线层之上且包括开口，以形成电耦接至该半导体晶粒及该导电柱的表面安装装置(smd)平台垫。可运用表面安装技术(smt)将smd组件电耦接至该smd平台垫。
该半导体模块可还包括：该可光成像焊料屏蔽包括环氧树脂阻焊剂、聚酰亚胺、pbo及有机硅中的至少一者。该smd组件可电耦接至该smd平台垫，其中该smd组件可包括可焊接的终端，该焊膏可设置于该smd平台垫之上，且在该可焊接的终端与该焊膏接触时，该可焊接的终端可设置在该smd平台垫之上并电耦接至该smd平台垫。该smd平台垫可包括下列的可焊接表面处理：镍(ni)及金(au)；或ni、钯(pd)及au；或锡(sn)；或焊料；或有机保焊剂(osp)。可运用焊料凸块将该smd组件耦接至该平台垫。该堆积互连结构可包括高密度多层布线层。该smd组件可部分在该半导体晶粒的覆盖区内且部分不在该半导体晶粒的覆盖区内，且该smd平台垫的至少一者可定位于该全模制结构内的该半导体晶粒的该覆盖区的边缘之上。该模块的第一输出连接器可经调适以耦接至电池，而该模块的第二连接器可经调适以耦接至显示器。在任何smd组件耦接至该smd平台垫之前，可完全测试在该全模制基底部分中的该半导体晶粒。
在另一方面中，一种半导体模块可包括：全模制基底部分，该全模制基底部分包括平坦表面，该基底部分还包括半导体晶粒、导电柱及包封物，该半导体晶粒包括接触垫，该导电柱耦接至该接触垫并延伸至该平坦表面，该包封物设置于该有源表面之上、四个侧表面之上并围绕该导电柱，其中该导电柱的末端在该全模制基底部分的该平坦表面处自该包封物暴露。堆积互连结构可包括设置于该全模制基底部分之上的布线层。smd组件可电耦接至该布线层。
该半导体模块可还包括经电耦接至该布线层的smd组件。该smd组件可包括：可焊接的终端；焊膏，其可设置于该布线层之上；且当该可焊接的终端与该焊膏接触时，该可焊接的终端可设置在该布线层之上且电耦接至该布线层。可运用焊料凸块将该smd组件耦接至该布线层。该smd组件可部分在该半导体晶粒的覆盖区内且部分不在该半导体晶粒的覆盖区内。该模块的第一输出连接器可经调适以耦接至电池，而该模块的第二连接器可经调适以耦接至显示器。在任何smd组件耦接至该smd平台垫之前，可完全测试在该全模制基底部分中的该半导体晶粒。
在另一方面中，一种制作半导体模块的方法可包括：形成电互连件于半导体晶粒上；及运用包封物来密封该半导体晶粒，以形成第一内嵌部分，其中该电互连件自该包封物暴露。可形成包括导电rdl层的堆积互连结构于该第一内嵌部分之上并电连接至该电互连件。可形成电耦接至该导电rdl层的表面安装装置(smd)平台垫。可运用表面安装技术(smt)将smd组件耦接至该smd平台垫，以透过该导电柱及该堆积互连结构来提供介于该smd组件与该半导体晶粒之间的电连接。
该制作半导体模块的方法可还包括通过下列形成该smd平台垫：将可光成像焊料屏蔽材料设置于该导电rdl层之上；于该导电rdl层之上的该可光成像焊料屏蔽材料中形成开口；及施加下列的可焊接表面处理于该smd平台垫之上：ni及au；ni、pd及au；sn；焊料；或osp。将该smd组件耦接至该smd平台垫可还包括：将焊膏网版印刷于该smd平台垫的每个之上；将该smd组件的可焊接的终端放置于该第一内嵌部分之上，使得可焊接的终端接触在该smd平台垫之上的该焊膏；及回焊该焊膏以将该smd组件耦接至该smd平台垫。在将该smd组件的任何者耦接至该第一内嵌部分之前，可电测试在该第一内嵌部分内的半导体晶粒。该方法可还包括将该smd组件耦接至该smd平台垫，使得该smd组件部分在该半导体晶粒的覆盖区内且部分不在该半导体晶粒的覆盖区内。
所属领域技术人员将可自具体实施方式与附图及权利要求书清楚了解前述及其他方面、特征及优点。
附图说明
图1a至图1d示出原生晶圆或基材，其包括多个半导体晶粒及形成在该多个半导体晶粒之上的导电互连件。
图2a至图2k示出半导体模块、模块或半导体晶粒模块的形成的各种方面。
图3示出用于形成半导体模块、模块或半导体晶粒模块的程序流程或流程图。
具体实施方式
在下列说明中参照说明书附图，本公开包括了一个或多个方面或实施例，其中类似的标号代表相同或相似的组件。所属领域技术人员将了解，本说明意欲涵盖如在本公开的精神及范围内所可能包括的替代方案、修改、及等同物，而本公开由受到下列公开及图示所支持的随附权利要求及其效者所限定。在本说明中，为了提供本公开的充分理解而提出许多具体细节，诸如具体构型、组成、及程序等。在其他情况中，为了不混淆本公开，未描述熟知的程序及制造技术的具体细节。此外，图中所示的各式实施例是说明性表示并且不必然依比例示出。
本公开、其方面、及实施方案不限于本文中公开的特定设备、材料类型、或其他系统组件示例、或方法。针对与来自本公开的具体实施方案搭配使用，已经设想到与制造及封装一致的所属技术领域中已熟知的许多附加组件、制造、及组装程序。因此，例如，虽然公开具体实施方案，但是该实施方案及实施的组件可包括如所属技术领域中已熟知的用于该系统及实施的组件的任何组件、型号、类型、材料、版本、量、和/或类似者，该系统及实施的组件与意图的操作一致。
本文中所使用的字词“示例性”、“示例”、或其各种形式意指用作示例、案例、或图解阐释。本文描述“示例性”或为“示例”的任何方面或设计非必然视为优选或优点优于其他方面或设计。另外，示例仅为了清楚及理解的目的而提供并且非意欲以任何方式限制或限定所公开的目标物或本公开的相关部分。会了解到可以呈现具有不同范围的无数附加或替代示例，但已为了简洁的目的而加以省略。
在以下示例、实施例、及具体实施方式参照示例中，所属领域技术人员应了解，其他制造装置及示例可与所提供的装置及示例互混或取代所提供的装置及示例。在上文描述参考特定实施例的处，应显而易见，可进行数个修改而不会脱离其精神，并且显而易见，这些实施例及实施方案也可应用于其他技术。因此，所公开的目标物意图含括所有此类变更、修改及变化，彼等皆落入本公开的精神及范围以及所属领域技术人员的知识内。
大致上而言，使用两个复杂的制造程序制造半导体装置：前端制造及后端制造。前端制造涉及形成多个晶粒于半导体晶圆的表面上。该晶圆上的各晶粒含有经电连接以形成功能电路的主动电组件及被动电组件。主动电组件(诸如晶体管及二极管)具有控制电流的流动的能力。被动电组件(诸如电容器、电感器、电阻器及变压器)建立执行电路功能所必须的电压与电流之间的关系。
通过一系列程序步骤形成无源组件及有源组件于半导体晶圆的表面之上，包括掺杂、沉积、光刻法、蚀刻、及平坦化。掺杂通过诸如离子植入或热扩散的技术而将杂质引入至半导体材料中。掺杂程序修改有源装置中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流而动态改变半导体材料的导电性。晶体管含有经配置成所必要的不同类型及掺杂程度的区，以在施加电场或基极电流时使得能够晶体管促进或限制电流的流动。
有源组件及无源组件由具有不同电性质的材料的层所形成。可通过各式各样沉积技术来形成层，部分依沉积的材料的类型而决定沉积技术。例如，薄膜沉积可涉及化学气相沉积(cvd)、物理气相沉积(pvd)、电解电镀、及无电解电镀程序。大致上而言，各层被图案化以形成有源组件部分、无源组件部分、或介于组件之间的电连接部分。
可使用光刻法将层图案化，光刻法涉及沉积光敏材料(例如，光致抗蚀剂)于待图案化的层之上。使用光将图案自光掩模转印至光致抗蚀剂。在一实施例中，使用溶剂移除光致抗蚀剂图案的经受光的部分，而暴露待图案化的下方层的部分。在另一实施例中，使用溶剂移除光致抗蚀剂图案的未经受光的部分(负光致抗蚀剂)，而暴露待图案化的下方层的部分。移除光致抗蚀剂的其余部分，留下经图案化的层。替代地，一些类型材料通过使用诸如无电解电镀及电解电镀的技术将该材料直接沉积于通过先前沉积/蚀刻程序所形成的区或空隙中而图案化。
图案化是移除半导体晶圆表面上的顶部层的部分的基本操作。可使用光刻法、光掩模、掩模、氧化物或金属移除、摄影及模板印刷、以及显微蚀刻来移除半导体晶圆的部分。光刻法包括：在光罩或光掩模中形成图案；及转移该图案至半导体晶圆的表面层。光刻法以两步骤式程序将有源及无源组件的水平尺寸形成于半导体晶圆的表面上。第一步骤，将光罩或光掩模的图案转移至光致抗蚀剂层上。光致抗蚀剂是在受曝光时经历结构及性质改变的光敏材料。改变光致抗蚀剂的结构及性质的程序作为负型作用光致抗蚀剂或正型作用光致抗蚀剂发生。第二步骤，将光致抗蚀剂层转移至晶圆表面中。转移发生在蚀刻移除半导体晶圆的顶部层的未被光致抗蚀剂覆盖的部分时。光致抗蚀剂的化学性质使得该光致抗蚀剂实质上保持完整，并且在移除半导体晶圆的顶部层的未被光致抗蚀剂覆盖的部分的同时，抵抗被化学蚀刻溶液移除。可根据使用的特定光致抗蚀剂及所欲结果来修改形成、曝光及移除光致抗蚀剂的程序，以及修改移除半导体晶圆的一部分的程序。
在负型作用光致抗蚀剂中，光致抗蚀剂被曝光，并且在名为聚合的程序自可溶状况变更至不可溶状况。在聚合中，使未聚合材料曝光或暴露于能量源，且聚合物形成交联材料，该交联材料是抗蚀剂。在大多数负光致抗蚀剂中，聚合物是聚异戊二烯。用化学溶剂或显影剂移除可溶部分(即，未被曝光部分)在光致抗蚀剂层中留下对应于光罩上的不透明图案的孔洞。图案存在于不透明区中的掩模称为清场掩模。
在正型作用光致抗蚀剂中，光致抗蚀剂曝光且在名为光溶解化的程序中自相对非可溶状况变更至更可溶状况。在光溶解化中，相对不可溶光致抗蚀剂被曝光于适当的光能量并且转换成较可溶状态。在显影程序中，可通过溶剂移除光致抗蚀剂的经光溶解化部分。基本正光致抗蚀剂聚合物是酚-甲醛聚合物，还称为酚-甲醛酚醛树脂。用化学溶剂或显影剂移除可溶部分(即，被曝光的部分)在光致抗蚀剂层中留下对应于光罩上的透明图案的孔洞。图案存在于透明区中的掩模称为暗场掩模。
在移除半导体晶圆的未被光致抗蚀剂覆盖的顶部部分之后，移除光致抗蚀剂的其余部分，而留下经图案化的层。替代地，一些类型材料是通过使用诸如无电解电镀及电解电镀的技术将该材料直接沉积于通过先前沉积/蚀刻程序所形成的区或空隙中而图案化。
将材料的薄膜沉积于现有图案之上会增大下方图案且建立非均匀平坦表面。均匀平坦的表面对于生产较小且更致密聚集的有源组件及无源组件而言可能是有利的或是必须的。可使用平坦化以自晶圆的表面移除材料且产生均匀平坦的表面。平坦化涉及用抛光垫抛光晶圆的表面。在抛光期间将研磨材料及腐蚀性化学品添加至晶圆的表面。或者，使用机械研磨而不使用腐蚀性化学品来进行于平坦化。在一些实施例中，纯机械研磨通过使用带式磨光机、标准晶圆背磨机(backgrinder)、或其他类似机器来达成。组合的研磨机械作用及化学腐蚀作用移除任何不规则形貌，导致均匀平坦的表面。
后端制造指将晶圆成品切割或单切成单个半导体晶粒，并接着封装半导体晶粒以用于结构支撑及环境隔离。为了单切半导体晶粒，可沿称为锯道或划线的晶圆的非功能区切割晶圆。使用镭射切割工具或锯刃单切晶圆。在单切之后，将单个半导体晶粒安装至封装基材，该封装基材包括用于与其他系统组件互连的接针或接触垫。接着，形成于半导体晶粒之上的接触垫连接至在封装内的接触垫。可用焊料凸块、柱形凸块、导电膏、重分布层、或线接合实现电连接。将包封物或其他模制材料沉积于封装之上以提供物理支撑及电隔离。接着，将成品封装插入于电系统中，并且使半导体装置的功能可供其他系统组件取用。
电系统可为使用该半导体装置来执行一种或多种电功能的独立式系统。或者，电系统可为较大型系统的子组件。例如，电系统可为移动电话、个人数字助理(pda)、数字视频摄影机(dvc)、或其他电子通信装置的一部分。或者，电系统可为图形适配器、网络适配器、或可插入计算机中的其他信号处理卡。半导体封装可包括微处理器、存储器、特殊应用集成电路(asic)、逻辑电路、模拟电路、射频(rf)电路、离散装置、或其他半导体晶粒或电子组件。微型化及重量减轻对于产品的市场接受度而言可能是有利或必要的。必须减小半导体装置之间的距离以实现更高密度。
通过在单一基材之上组合一个或更多个半导体封装，制造商可将预制造组件纳入电子装置及系统。因为该半导体封装包括精密的功能性，电子装置可使用较不昂贵的组件及流线化生产程序来制造。所得装置比较不会出故障而且制造较不昂贵，从而降低消费者的成本。
图1a至图1d显示多个半导体晶粒，其已根据以上所概述的前端制造方法及程序来形成。更具体而言，图1a显示半导体晶圆10，其具有用于结构支撑的基底基材材料12，诸如但不限于硅、锗、砷化镓、磷化铟、或碳化硅。通过如上所述的非作用晶粒间晶圆区或锯道16分开的多个半导体晶粒或组件14形成在晶圆10上。锯道16提供切割区域以将半导体晶圆10单切成单个半导体晶粒14。
图1b展示多个半导体晶粒14的横剖面图，该多个半导体晶粒来自图1a所展示的原生半导体晶圆10。各半导体晶粒14具有背侧或背表面18及与该背侧相对立的有源表面20。有源表面20含有模拟电路或数字电路，该模拟电路或数字电路实施为形成在晶粒内的有源装置、无源装置、导电层、及介电层，并且根据晶粒的电设计及功能而电互连。例如，电路可包括形成于作用表面20内的一个或多个晶体管、二极管、及其他电路组件，以实作模拟电路或数字电路，诸如数字信号处理(dsp)、asic、存储器、或其他信号处理电路。半导体晶粒14也可含有用于rf信号处理的集成产品开发(ipd)，诸如电感器、电容器、及电阻器。
使用pvd、cvd、电解电镀、无电解电镀程序、或其他适合的金属沉积程序来形成导电层22于有源表面20之上。导电层22可为铝(al)、铜(cu)、锡(sn)、镍(ni)、金(au)、银(ag)、或其他适合的导电材料的一个或多个层。导电层22作用为接触垫或接合垫，其电耦接或连接至有源表面20上的电路。导电层22可经形成为并排设置成距半导体晶粒14的边缘第一距离的接触垫，如图1b所示。导电层22也可经形成为在多个列中经偏移的接触垫，使得第一列接触垫距晶粒的边缘第一距离设置，而与该第一列交替排列的第二列接触垫距晶粒的边缘第二距离设置。此外，导电层22可形成为接触垫，该接触垫经配置为分布于半导体晶粒或芯片的作用区之上的全垫数组。在一些案例中，该接触垫可配置成不规则或不对称数组，其中该接触垫之间有不同的间距或多种间距。
图1c显示可选的绝缘层或钝化层26，其适形地施加在有源表面20之上及在导电层22之上。绝缘层26可包括使用pvd、cvd、网版印刷、旋转涂布、喷洒涂布、烧结、热氧化、或其他适合的程序施加的一个或多个层。绝缘层26可含有(但不限于)下列的一个或多个层：二氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、五氧化二钽(ta2o5)、氧化铝(al2o3)、聚合物、聚酰亚胺、苯环丁烯(bcb)、聚苯并噁唑(polybenzoxazoles,pbo)、或其他具有类似绝缘及结构性质的材料。或者，不使用任何pbo层来封装半导体晶粒14，并且绝缘层26可由不同材料形成或完全省略。在另一个实施例中，绝缘层26包括形成在有源表面20之上且未设置在导电层22之上的钝化层。当绝缘层26存在且经形成在导电层22之上时，则形成完全穿过绝缘层26的开口，以露出导电层22的至少一部分供后续机械互连及电互连。或者当省略绝缘层26时，将导电层22露出用于后续电互连而无需形成开口。
图1c还示出电互连结构28可形成为由合适导电材料，诸如铜，所形成的管柱(column)、支柱(pillar)、立柱(post)、柱形物(stud)、凸块，其设置在导电层22之上且耦接或连接至导电层22。可使用图案化及金属沉积程序将互连结构28直接形成于导电层22上，该程序诸如印刷、pvd、cvd、溅镀、电解电镀、无电解电镀、金属蒸镀、金属溅镀、或其他适合的金属沉积程序。互连结构28可为al、cu、sn、ni、au、ag、钯(pd)或其他适合的导电材料的一个或多个层且可包括一个或多个凸点下金属(ubm)层。在一实施例中，光致抗蚀剂层沉积于半导体晶粒14及导电层22之上。通过蚀刻显影程序暴露及移除光致抗蚀剂层的一部分。使用选择性电镀程序，在光致抗蚀剂剂的经移除部分中及导电层22之上将电互连结构28形成为铜柱。移除光致抗蚀剂层而留下互连结构28，该互连结构28提供相对于有源表面20及绝缘层26(如果存在)的后续机械及电互连以及支座(standoff)。互连结构28可包括在10至100微米(μm)的范围内的高度h1、或在20μm至50μm的范围内的高度、或大约35μm的高度。
图1c进一步展示晶圆10经受利用磨光机30的可选磨光操作，以使背表面18平坦化及减小晶圆厚度。也可使用化学蚀刻以移除及平坦化晶圆10的一部分。
图1d展示在形成互连结构28及可选地磨光晶圆10之后，通过使用锯片或镭射切割工具32穿过锯道16将晶圆10单切成为单个半导体晶粒14。
图2a展示含有用于结构支撑的暂时或牺牲性基底材料的载体或基材36，诸如硅、聚合物、不锈钢、或其他适合的低成本刚性材料。可选的接口层或双面胶带38形成于载体36之上以作为暂时黏着接合膜或蚀刻终止层。在一实施例中，载体36是在胶带38外围支撑胶带的环状膜框，该环状膜框包括开放的中央部分，如图2b中展示。
图2a进一步展示来自图1d的半导体晶粒14，其成面向上或晶粒向上安装至载体36及接口层38，其中背侧18经定向成朝向该基材，且有源表面20经定向成背对载体36。如本文中所使用，面向上或晶粒向上指包括有源表面及与该有源表面相对立的背表面的半导体晶粒经定位使得该背表面耦接至该载体。当该半导体晶粒安装至该载体时，该半导体晶粒的该有源表面可经定向成背对该载体。如本文中所使用，面向下或晶粒向下指包括有源表面及与该有源表面相对立的背表面的半导体晶粒经定位使得该有源表面耦接至该载体且经定向成朝向该载体，当该半导体晶粒安装至该载体时，该半导体晶粒的该背表面经定向成背对该载体。可使用取放操作或其他适合的操作将半导体晶粒14置于载体36之上。可选地，黏着剂41设置于半导体晶粒14的背侧18与载体36之间。黏着剂41可为热环氧化物、环氧树脂、b阶段环氧膜、具有可选的丙烯酸聚合物的紫外线(uv)b阶段膜、或其他适合的材料。在一实施例中，可在半导体晶粒14安装在载体36之上之前将黏着剂41设置于背侧18之上。或者，可在半导体晶粒安装至载体之前将黏着剂41设置于载体36上。在其他实施例中，如图2b中所展示，半导体晶粒14可直接安装至接口层或支撑胶带38，而无需使用黏着剂41。
半导体晶粒14安装至载体36，使得半导体晶粒在安装于载体36之上时分开间隔或间隙40，该间隔或间隙提供区域以用于随后形成的扇出互连结构，包括高压线与总线间的连接线。间隙40的大小包括充足区域以用于可选地在随后形成的扇出型晶圆级封装(fowlp)内安装半导体装置或组件。
图2c展示包封物或模制化合物42，其可由聚合物复合材料所形成，诸如含填料的环氧树脂、含填料的环氧丙烯酸酯、含适用填料的聚合物、或其他合适的材料。包封物42可为非导电、提供物理支撑且在环境上保护半导体晶粒14免于外部元素及污染物的侵害。可使用膏印刷、压缩模制、转移模制、液体包封物模制、层压、真空层压、旋转涂布、或其他适合的施用器沉积包封物42。具体而言，图2c展示具有多个侧壁46的模具44，该侧壁与顶部部分或顶板45、载体36、及界面层38组装在一起，以将半导体晶粒14围封在模具内，以用于随后的密封。模具44也可包括底部部分，载体36置于该底部部分上，且侧壁46可接触该底部部分。在一实施例中，载体36及接口层38用作底部模具部分，以用于后续密封程序。或者，半导体晶粒14、载体36、及接口层38可设置在包括多个部分(诸如顶部部分及底部部分)的模具内。通过围绕半导体晶粒14移动模具44，或者替代地通过将半导体晶粒移入模具中而将模具44组装在一起。
图2c进一步展示模具44将半导体晶粒14围封在腔室或开放空间50内。腔室50延伸在模具44至半导体晶粒14与接口层38之间。体积的包封物42设置在半导体晶粒14及载体36之上。入口48可为排气埠，该排气埠具有用于在腔室50中提供真空的可选的真空助件54；然而，入口48不提供用于包封物42的逸散路径。包封物42可为聚合物复合材料，诸如含填料的环氧树脂、含填料的环氧丙烯酸酯、或含适用填料的聚合物。根据腔室50的空间需求减去半导体晶粒14及可能存在的任何附加半导体装置所占据的区域而测量包封物42体积。包封物42设置于半导体晶粒14之上及侧壁46之间。模具44的顶部部分45沿侧壁46移动朝向包封物42及半导体晶粒14，直至顶部部分接触包封物，使包封物42在围绕半导体晶粒14的腔室50内均匀地分散并均匀地分布。包封物42的黏度及升高的温度可经选择以用于均匀覆盖，例如，较低的黏度及升高的温度可提升用于模制、膏印刷、及旋涂的包封物的流动。也可在腔室50内控制包封物42的温度，以促进包封物的固化。半导体晶粒14一起内嵌于包封物42中，包封物42为非导电性并在环境上保护半导体装置免于外部元素及污染物的侵害。
图2d展示类似关于图2c中所述程序的密封程序。图2d与图2c的差异在于半导体晶粒14相对于载体36及接口层38的定向。图2d展示实施例，其中半导体晶粒14面朝下安装且有源表面20经定向朝向载体36，而非如图2c中展示将半导体晶粒14面朝上安装且有源表面20经定向背对载体36。因此，可从半导体晶粒14的背表面18之上省略黏着剂41。此外，尽管图2e至图2k中后续展示的处理是针对图2c中示出的半导体晶粒14的封装，但后续处理同样适用于图2d中展示的封装。
图2e展示经设置围绕半导体晶粒14以形成内嵌晶粒面板、模制面板或面板58的包封物42的剖视轮廓图。面板58可包括任何形状(诸如圆形、正方形及矩形)的覆盖区或形状因子，且还包括允许并促进后续处理的大小。在一些案例中，面板58可包括的形状因子，其相似于300毫米(mm)半导体晶圆的形状因子，并且包括具有300mm的直径的圆形覆盖区，然而其他大小还是可行的。面板58可包括多个部分或第一内嵌部分60，其可用于多个随后形成的半导体模块100，半导体模块的各自在面板58上于同一时间经受处理。因此，虽然为了简化而仅在图2e至图2k展示可形成单一半导体模块100的部分的两个半导体晶粒14，然而所属领域技术人员将理解，更多个半导体晶粒14及第一内嵌部分60可被包括在面板58且自面板58形成。第一内嵌部分60也可指并理解为全模制基底部分、内嵌部分、内嵌晶粒、基底部分或第一部分。面板58的第一内嵌部分60除包括一个或多个半导体晶粒14外，也可还包括集成电路(ic)、被动装置、晶圆级芯片尺度封装(wlcsp)及其他组件。
与前述一致，图2f展示包括多个第一内嵌部分60的面板58的平面图。图2f还展示在面板58上的剖面线2e，自该剖面线取得在图2e中的针对单一第一内嵌部分60的剖面图。
在图2e中，从模具44中移除半导体晶粒14，且内嵌晶粒面板或面板58可选地经受固化程序以固化包封物42。可选地，可通过化学蚀刻、机械剥离、cmp、机械磨光、热烘烤、uv光、镭射扫描、或湿式剥除来移除载体36及界面层38以暴露包封物42。替代地，载体36及接口层38可继续存在用于后续处理并于稍后移除。在一些案例中，如同黏着剂41，接口层38可继续存在于半导体晶粒14及包封物42之上以成为最终模块结构的部分。例如，接口层38可形成为背侧涂层(由环氧树脂层压体或用于密封半导体晶粒14的背侧18的其他合适材料所形成)并形成半导体模块100的背侧或外表面。当形成为背侧涂层时，可在形成半导体模块100期间的任何合适时间形成接口层38。因此，最终模块可包括接口层31、黏着剂41或两者。包封物42的第一表面55可实质上与半导体晶粒14的背侧18、黏着剂41及界面层38中的一者或多者共平面。包封物42的第一表面55可实质上与背侧18共平面，通过移除载体36及界面层38而使包封物42暴露。
图2e还展示面板58可经受使用磨光机62的可选的磨光操作以平坦化包封物42的第二表面56(其与第一表面55相对立)，并减小面板58或第一内嵌部分60的厚度。也可使用化学蚀刻以移除并平坦化在面板58中的包封物42的一部分，诸如第二表面56。因此，互连结构28的表面63可相对于包封物42的表面56而暴露，或在面板58的边缘处暴露，以提供介于半导体晶粒14与随后形成的堆积互连结构或扇出互连结构70之间的电连接。
图2e还展示可用检验装置或光学检验装置64测量在重构面板58内的半导体晶粒14的实际位置。因此，可相对于在重构面板58内的半导体晶粒14的实际位置来进行全模制面板58的后续处理，如关于后续图示所展示及所描述。
如上所述，图2f展示面板58的平面图。图2f还展示面板58可包括多个切割道或模块间区66，切割道或模块间区可设置于第一内嵌部分60之间并沿第一内嵌部分60延伸，相似于切割道16在其的原生半导体晶圆10中使半导体晶粒14分开的方式。
图2g展示形成堆积互连结构70于模制面板58之上以电连接导电互连件28，及相对于导电互连件28提供布线。因此，堆积互连结构70可包括高密度多层布线层。虽然堆积互连结构70经展示包括三个导电层74,78,82及三个绝缘层72、76、80，但所属领域技术人员将理解，可使用更少的层或更多的层，此取决在半导体模块100的构型及设计。
可选地，堆积互连结构70可包括经形成或经设置于重构面板58之上的第一绝缘层或钝化层72。第一绝缘层72可包括一层或多层的sio2、si3n4、sion、ta2o5、al2o3、或具有类似绝缘及结构特性的其他材料。可使用pvd、cvd、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层72。开口或第一层级通孔可穿过绝缘层72而形成于互连结构28之上，以与半导体晶粒14连接。在一些案例中，在形成第一导电层74之前，该开口或第一层级通孔可填充有导电材料或形成为第一层级导电通孔。替代地，随同第一导电层74的形成并在第一导电层74的形成的同一时间，该第一层级通孔可填充有导电材料且形成为该第一层级导电通孔。
第一导电层或布线74可形成于重构面板58之上及第一绝缘层72之上以作为第一rdl层以：延伸贯穿第一绝缘层72中的开口、与第一层级导电通孔电连接、及与电互连结构28电连接。导电层74可为一层或多层al、cu、sn、ni、au、ag、或使用图案化及金属沉积程序所形成的其他适合导电材料，该程序诸如溅镀、电解电镀、及无电解电镀、或其他适合的程序。
可类似于或相同于第一绝缘层72的第二绝缘层或钝化层76可设置或形成于重构面板58、第一导电层74、及第一绝缘层72之上。开口或第二层级通孔可经形成穿过第二绝缘层76以与第一导电层74连接。在一些情况中，在形成第二导电层78之前，该开口或第二层级通孔可填充有导电材料或形成为第二层级导电通孔。替代地，连同形成第二导电层78并在与形成第二导电层78的同一时间，该第二层级通孔可填充有导电材料且形成为第二层级导电通孔。
第二导电层或布线层78(其可类似于或相同于第一导电层74)可作为第二rdl层形成于重构面板58之上、第一绝缘层72之上、第一导电层74之上、第二层级导电通孔之上、或第二绝缘层72的开口内，以与第一导电层74、第一层级导电通孔与第二层级导电通孔、电互连结构28、及半导体晶粒14电连接。
第三绝缘或钝化层80(可类似于或相同于第一绝缘层72)可设置或形成于第二导电层78及第二绝缘层76之上。开口或第三层级通孔也可形成于第三绝缘层80中或经形成穿过第三绝缘层80以与第二导电层78连接。在一些案例中，在形成第三导电层82之前，该开口或第三层级通孔可填充有导电材料或形成为第三层级导电通孔。替代地，连同形成第三导电层82并在与形成第三导电层82的同一时间，该第三层级通孔可填充有导电材料且形成为第三层级导电通孔。
第三导电层或布线层82可形成于第三绝缘层80之上，以与堆积互连结构70内的其他导电层及导电通孔电连接，并电连接至半导体晶粒14及电互连结构28。相似于如本文所示的由电镀程序形成的所有层、电镀层、或导电层，导电层82可为多金属堆栈，该多金属堆栈包括黏附层、阻障层、种晶层、或润湿层中的一者或多者。黏附层可包括钛(ti)、或氮化钛(tin)、钛钨(tiw)、al、或铬(cr)。阻障层可形成于黏附层之上，且可由ni、niv、铂(pt)、pd、tiw、或铬铜(crcu)制成。在一些案例中，阻障层可为tiw或ti溅镀层，且可用作黏附层及阻障层两者。在任一情况下，阻障层可抑制如cu的材料的不良扩散。种晶层可为cu、ni、niv、au、al、或其他适合的材料。例如，种晶层可为cu溅镀层，包括约2000埃的厚度(例如2000±0至600埃)。种晶层可形成于阻障层之上，且可作用为后续放置的表面安装装置(smd)组件或装置90下方的中间导电层。在一些案例中，润湿层可包括cu层，该cu层具有在约5μm至11μm或7μm至9μm的范围内的厚度。诸如图2h所展示，后续放置的smd组件90可包括焊料(诸如snag焊料)，其会在回焊期间消耗导电层84的cu的一些并在介于该焊料与该润湿层的cu之间的接口形成金属间化合物。然而，润湿层的cu可经制作成足够厚，以防止cu垫在高温老化期间被焊料完全消耗。
可光成像焊料屏蔽材料84可设置在堆积互连结构70及导电布线层74,78或82(诸如顶部布线层)中的一者或多者之上、围绕堆积互连结构70及导电布线层74,78或82(诸如顶部布线层)中的一者或多者，或于堆积互连结构70及导电布线层74,78或82(诸如顶部布线层)中的一者或多者之上且围绕堆积互连结构70及导电布线层74,78或82(诸如顶部布线层)中的一者或多者两者。虽然于堆积互连结构内的导电布线层的数量可变化，但所属领域技术人员将理解，可光成像焊料屏蔽材料84的放置的描述不限于相对于导电布线层82。可光成像焊料屏蔽材料84可包括环氧树脂、阻焊剂、聚酰亚胺、pbo、有机硅或其他相似或合适的材料。可光成像焊料屏蔽材料84可包括围绕导电布线层78的开口以形成表面安装装置(smd)平台垫86，其可电耦接至半导体晶粒14及导电柱28，诸如透过该堆积互连结构70。smd平台垫86可还包括下列的可焊接表面处理：ni及au；ni、pd、及au；sn；焊料；有机保焊剂(osp)；或其他合适的材料。在一些案例中，焊料屏蔽材料84及smd平台垫86可形成为堆积互连结构70的部分。
运用形成于内嵌晶粒面板58及内嵌部分60之上的堆积互连结构70，在任何smd组件90耦接至smd平台垫86之前，可完全测试内嵌在全模制基底部分60中的半导体晶粒14。同样地，在堆积互连结构70形成于内嵌晶粒面板58及内嵌部分60之上之前(包括在电互连结构28形成于半导体晶圆10之上之后，但是在形成内嵌晶粒面板58之前)，也可完全测试内嵌在全模制基底部分60中的半导体晶粒14。如本文中所使用，完全可测试包括测试组件(诸如半导体晶粒14及堆积互连结构70)的电连接、互连及功能是否适当的能力，以及确保非所欲缺陷(诸如桥接或低质量性能)是否因缺陷而出现的能力。
当使半导体晶粒14及互连结构28的位置自标称位置变动时(诸如在用于形成面板58的半导体晶粒14放置及密封期间)，半导体晶粒14的真实或实际位置可能未充分对准扇出互连结构的标称设计以在给定的布线密度及节距公差下为封装互连提供所欲的可靠性。当半导体晶粒14的位置变动为小时，不需要调整在绝缘层72中的开口的位置或导电层74的定位或配置以与互连结构28适当对准。然而，当半导体晶粒14及互连结构28的位置变化使得标称位置未提供与互连结构28的适当对准及对于互连结构28的暴露时，则可通过单元特定图案化、模块特定图案化或adaptivepatterningtm(下文中称为“单元特定图案化”)调整在绝缘层72中的开口的位置及导电层74的定位与配置，如2013年5月9日申请的美国专利申请案第13/891,006号中所更详细描述者，该案的公开内容以引用方式并入本文。可选地，单元特定图案化可针对各半导体晶粒14个别地调整开口66的位置，或可针对数个半导体晶粒14同时地调整位置。绝缘层72中的开口的位置、对准或位置及对准以及导电层74的位置及配置可通过相对于其的标称位置或相对于在面板58上的基准或参考点的x-y平移或旋转角度θ被调整。
在一些案例中，可选地，二维码可形成于堆积互连层70内，诸如电功能rdl层或导电层74,78,82的一者或多者，二维码唯一识别在半导体模块100内的各半导体晶粒14、第一内嵌部分60、或一个或多个smd组件90。唯一二维码可如2015年8月26日申请的美国专利申请案第14/836,525号且题目为包含唯一标识符的前端封装级序列化(frontsidepackage-levelserializationforpackagescomprisinguniqueidentifiers)中所描述被形成，该案全文内容以此引用方式并入本文。
图2h展示运用smt将多个smd组件90电耦接至smd平台垫86。smd组件90可包括端子或接触垫91，其用于介于smd组件90与smd平台垫86之间的互连或电互连。smd组件90可包括各式各样半导体晶粒、晶圆级芯片尺度封装(wlcsp)、或ic92、表面安装装置或主动装置94、及被动装置96(包括可焊接的被动件，诸如电阻器或电容器)、以及其他组件，其可安装至第一内嵌部分60并经调适或被构造成与半导体晶粒14或内嵌于第一内嵌部分60内的其他装置电通信。通过直接安装或连接至第一内嵌部分60，smd组件90不需要在到达在第一内嵌部分60之前安装至pcb或其他基材或使信号路由穿过pcb或其他基材。而是，可建立精巧半导体模块100，其排除对于待用于将各种smd组件与第一内嵌部分60互连的pcb或基材的需要。半导体模块100的改善整合及减小大小非常适合用于微型电子系统，诸如需要最小可能形状因子的智能型手表及其他iot装置。
用于将smd组件90电耦接至smd平台垫或挠曲(flex)连接件86的smt97可包括焊料、焊膏、焊料凸块、凸块或球状体。如上所述所指示，用于smt97的可焊接平台垫或挠曲连接件86可形成为堆积互连结构70及导电层74,78,82的多层布线的部分，或形成于堆积互连结构70及导电层74,78,82的多层布线之上并耦接至堆积互连结构70及导电层74,78,82的多层布线，以允许smt97的大小的大变异。在一些案例中，电耦接至smd平台垫的smd组件90还包括：smd组件90，其包括可焊接的终端91；焊膏97，其设置于smd平台垫86之上；及可焊接的终端91，其设置在smd平台垫86之上且电耦接至smd平台垫86，而可焊接的终端91则与焊膏97接触。同样地，在一些案例中，耦接至平台垫86的smd组件90的至少一者将与焊料凸块97耦接。
当smt97包括焊料时，该焊料可放置在smd平台垫86上，以促进介于smd90与堆积互连结构70以及第一内嵌部分60之间的电通信。焊料可包括al、sn、ni、au、ag、pb、bi、cu、焊料、及上述各自的组合，加上可选的助焊剂溶液(fluxsolution)。例如，焊料可为共熔(eutectic)sn/pb、高铅焊料、或无铅焊料。可使用蒸镀、电解电镀、无电解电镀、滴球(balldrop)、或网板印刷程序将焊料沉积于第一内嵌部分60之上及smd平台垫68上。在一些实施例中，焊料是使用网版印刷沉积的sn焊膏。在用焊料将smd90耦接至第一内嵌部分60之后，焊料可经受回焊程序或经回焊以改善介于smd90与smd平台垫58或第一内嵌部分60之间的电接触。在回焊之后，可选地，内嵌晶粒面板58或第一内嵌部分60及smd90可经受水性清洗、自动化光学检验(aoi)及电浆清洗中的一者或多者。
图2i展示在smd组件90安装至内嵌晶粒面板58之后，可用锯片或镭射切割工具98穿过切割道66来切割或单切内嵌晶粒面板58，以形成半导体模块、模块或半导体晶粒模块100。半导体模块100可包括多个全模制或密封半导体晶粒14，及被动件96连同其他smd组件90，其可处于面向上位置、面向下位置或两者。因此，半导体模块100可形成为精巧模块，其排除对于待用于将各种smd组件与第一内嵌部分60互连的pcb或其他基材的需要。半导体模块100的改善整合及减小大小非常适合用于微型电子系统，诸如需要最小可能形状因子的智能型手表及其他iot装置。在一些案例中，与针对在封装的相对侧上的组件(诸如半导体晶粒14以及组件92,94及96)的互连而使用pcb或其他基材的较为熟知的封装相比，所单切半导体模块100的总体大小或总体尺寸可包括减小10％、20％、30％或更多的高度。
除提供精巧大小的效益外，模块100还因强健设计而可提供改善的量值。例如，半导体模块100可包括：smd组件90的至少一者部分在半导体晶粒14的一者的覆盖区内且部分不在该半导体晶粒14的覆盖区内。此外，smd平台垫86的至少一者可定位于全模制基底部分60内的半导体晶粒14的覆盖区的边缘之上。添加模制化合物42于半导体晶粒14的面部或作用表面20之上及于半导体晶粒14的边缘17之上可改善半导体模块100的机械性能。具体而言，在包括定位于半导体晶粒14的边缘17之上的smd平台垫86的设计中，全模制基底部分60提供与半导体晶粒14的边缘17的机械性隔离的平坦第二表面56。相比而言，如果面向下扇出结构被建立且扇出结构堆积在半导体晶粒下方，则smd组件可部分地机械耦接至该半导体晶粒并部分地耦接至模制化合物，其会导致焊料点上的较高热机械应力，导致焊料点故障。
在一些情况中，可使用单元特定图案化来建立或形成堆积互连结构70。因此，可使用单元特定图案化来针对在模制面板58内的各第一内嵌部分60调整堆积互连结构70的第一导电层74，以对准在各第一内嵌部分60内的各半导体晶粒14的实际位置，从而维持介于smd平台垫86与模块封装100的轮廓之间的恒定对准。
延续图2i，图2j展示可在含有包封物或模制化合物106的情况下形成半导体模块、模块或半导体晶粒模块110(相似于半导体模块100)。在smd组件90安装至内嵌晶粒面板58之后，smd组件90可被密封、包覆模制或设置于包封物或模制化合物106内。包封物或模制化合物106可由相似或相同于包封物42的材料所形成，包括聚合物复合物材料，诸如含有填料的环氧树脂、含有填料的环氧丙烯酸酯、含有适用填料的聚合物或其他合适的材料。包封物106可为非导电、提供物理支撑且在环境上保护smd组件90免于外部元素及污染物的侵害。可使用膏印刷、压缩模制、转移模制、液体包封物模制、层压、真空层压、旋转涂布或其他合适的施用器来沉积包封物或模制化合物106，相似或相同于针对包封物42所展示及描述的程序。
可通过包封物106密封或于包覆模制smd组件90而形成第二内嵌部分、全模制顶部部分、内嵌部分、内嵌晶粒、顶部部分或第二部分108。第二内嵌部分108可与第一内嵌部分60相对立并耦接至第一内嵌部分60，可通过堆积互连结构70使第一内嵌部分60及第二内嵌部分108互连，以形成半导体模块、模块或半导体晶粒模块110。包封物106的模制可发生在通过锯片或镭射切割工具98单切以形成半导体模块110之前或之后。
图2k展示半导体模块、模块或半导体晶粒模块114，其相似于图2j所展示的半导体模块110。模块114展示除了在模块100及模块110中所展示者外也可以可选地被包括的一些附加特征。例如，半导体模块114可还包括：模块114的第一组输入/输出(i/o)连接器或垫116，其可经调适以耦接至电池；及模块114的第二组i/o连接器或垫118，其经调适以耦接至显示器或屏幕。在一些案例中，电池可电连接至模块114的至少2个终端或垫116。在一些案例中，可通过可挠性连接器将显示器电连接至模块114。此外，可选地，焊料球或其他合适的电互连组件可附接至模块114(诸如模块114的顶部或底部部分)作为i/o互连件。
如在图2k进一步所展示，模块114也可包括整合于模制化合物42的厚度内(在第一内嵌部分60内的半导体晶粒14旁边)的内嵌装置、被动组件、或3d互连组件120。在一些案例中，内嵌装置120可包括耦接至垂直互连件或基材124的smd122，其可一起形成内嵌装置120。在其他案例中，内嵌装置可仅是smd122或仅是垂直互连件124。在一些案例中，内嵌装置120可形成于模块114内，如2016年4月28日申请的美国申请案第15/141,028号所公开者，该案的题目为用于全模制封装的三维互连部件(3dinterconnectcomponentforfullymoldedpackages)，且该案的公开内容全文以此引用方式并入本文中。
图2k还展示模块114也可包括屏蔽层126。屏蔽层126可包括一种或多种导电或金属材料，诸如al、铁氧体或羰基铁、不锈钢、镍银、低碳钢、硅铁钢、箔、导电树脂、及能够阻挡或吸收电磁干扰(emi)、射频干扰(rfi)、谐波失真、及其他装置间干扰的其他金属与复合物。可使用电解电镀、无电解电镀、溅镀、pvd、cvd或其他合适的沉积程序来图案化且适形地(conformally)沉积屏蔽层126。屏蔽层126也可为非金属材料，诸如碳黑或铝薄片，以降低emi与rfi效应。对于非金属材料，可通过层压、喷涂、涂刷或其他合适的程序来施加屏蔽层126。屏蔽层126也可电连接至外部低阻抗接地点。屏蔽层126可添加在模块114之上部部分及下部部分之上，且介于半导体晶粒或smt特征的一者或多者之间的背侧接触(诸如半导体晶粒14的背侧18)可接触、直接接触或耦接至屏蔽层126。在一些案例中，介于一个或多个半导体晶粒或smt特征的侧、表面或背侧与屏蔽层126之间的接触可用作散热器或用于热管理。可选地，屏蔽层126可形成为适形的emi屏蔽，该emi屏蔽可覆盖模块114的顶部表面及侧表面的全部或大部分，包括顶部表面及侧表面的90％至100％，且在一些案例中，屏蔽层126也可覆盖模块114的第六侧(诸如模块114的底部侧)的50％以上。
图3展示用于形成模块(诸如模块100,110,114)或相似模块(诸如热增强型全模制扇出模块)的程序流程或图表130的非限制示例。程序流程130依示意形式展示并且针对于要素、动作、步骤或程序132至162被描述。通过阐释(而非限制)来呈现要素132至162，并且虽然要素可依下文呈现的顺序或序列被执行，但非必要。可修改用来形成模块的较少要素或附加要素、以及各种要素的顺序或序列。
在要素132，可在原生半导体晶圆12的层级将电互连件28电镀于多个半导体晶粒14上。在要素134，可探测半导体晶圆12的各自以测试在半导体晶圆12中或上的半导体晶粒14的各自的功能。在要素136，半导体晶圆12可被薄化至小于500μm或小于350微米的成品si厚度。在要素138，可自半导体晶圆12单切半导体晶粒14。在要素140，已知良好装半导体晶粒14可面向上地放置在暂时载体或基材36上。在要素142，可用包封物或模制化合物42模制或密封半导体晶粒14以形成任何所欲大小及形状的重构晶圆、内嵌晶粒面板或塑料面板58。在要素144，可移除载体36以暴露模制半导体晶粒14的背侧18。在要素146，内嵌面板58的第二表面或前侧56可经受磨光程序以暴露电互连件28。在要素148，可扫描面板58以测量在面板58内、在多个第一内嵌部分60内或在各第一内嵌部分60内的各半导体晶粒14的位置及定向。
在要素150，可(使用例如单元特定图案化)形成堆积互连结构或高密度、多层rdl布线图案70以使堆积互连结构70对准于各半导体晶粒14。在要素152，可光成像焊料屏蔽材料84可形成于最终rdl层之上以形成smd平台垫86。在要素154，可焊接的表面处理可施加于经暴露的smd平台垫86之上以促进组件的表面安装组装。在要素156，可选地，可探测面板58以测试在面板58内的各内嵌部分60的功能。在要素158，可选地，可通过磨光或抛光面板58的背部而薄化面板58以减小内嵌半导体晶粒14的厚度，诸如减小至小于250μm的厚度。在要素160，可使用smt组装程序将smd组件90附接至smd平台垫86，其可包括将焊膏97网版印刷于各smd平台垫86之上并将smd组件90放置于面板58上，使得smd组件90的可焊接的终端91接触平台垫86，且焊料97可经回焊以将smd组件90耦接至在面板58上的smd垫86。最后，在要素162，模块单元100,110,114可被单切以自面板58分开模块单元。
因此，通过模块100,110及114可提供或促进数项优点，优点的示例性及非限制清单包括：改善对在半导体晶粒14上的接触垫22的接触电阻的控制；改善模块110,110及114的rf性能；改善模块的热性能及电力分配；改善模块的机械可靠度；用于堆积互连结构70的细节距微影的平坦表面；模制化合物42取代第一扇出介电层；介于包封物42与导电互连件28之间的用于光学晶粒位置测量的高对比度表面；用于低k装置的完全保护半导体晶粒14边缘；及简化smt组装的含有低面板翘曲的平坦表面。
可对在半导体晶粒14上的接触垫22(诸如al接触垫22)的接触电阻提供改善的控制。改善是相对于面向下晶圆级扇出结构(wlfo)，诸如ewlb，面向下晶圆级扇出结构一般需要溅镀障壁层及种晶层至塑料面板或模制化合物，以接触在半导体晶粒上的al接合垫或接触垫，以防止氧化铝的形成。在障壁层(诸如ti或tiw障壁层)的溅镀沉积中塑料面板或塑料晶圆可能会有问题，此是因为塑料倾向于出气(out-gas)，而在溅镀蚀刻期间及种晶层沉积前痕量(traceamount)的氧的存在会形成少数埃的氧化铝于接触垫上，导致高接触电阻，其可妨碍半导体晶粒的性能。可透过如下事项来达成管理或防止氧化铝的形成：溅镀之前将面板储存在氮气中；延长在溅射工具中的除气时间；延长抽气时间(pumpdowntime)以确保蚀刻室中的非常低的基础压力；或透过其他合适的程序。在模块100,110或114的第一内嵌部分60的全模制结构中，就如同覆晶凸块或晶圆wlp程序中所进行方式，通过施加cu或其他导电互连件28至si或原生晶圆10，可将电互连件28定位在包封物42内以提供相对于al或其他接触垫22的优质接触电阻。结果，通过介于电互连件28与接触垫22之间的模制或包封接合来保护半导体晶粒14的接触垫22，使得与无柱、柱体或立柱的面向下扇出结构相比较，内嵌晶粒面板58或第一内嵌部分60的程序风险(暴露及氧化)远远较低。
也可通过下列得到模块100,110或114的改善的rf性能：将模制化合物42的层设置于半导体晶粒14的有源表面20之上且围绕电互连件28，此可于半导体晶粒14的有源表面20与堆积互连结构70、高密度多层布线层或扇出rdl层之间建立约10μm至100μm、20μm至50μm或30μm(加减5μm)的偏位或间隙。附加偏位可提供缓冲或空间，促进具有较高质量因素(q)的特征(诸如电感器)的所欲性能。
通过形成任何大小及形状的导电互连件28，也可得到模块100,110及114的改善的热性能及电力分配。例如，导电互连件28可用小的细节距cu立柱、用大的cu立柱被形成，且可还包括形成在同一半导体晶粒14上的电力平面或接地平面。因为可在将模制化合物42放置于面向上半导体晶粒14的前侧20之上后将导电互连件28平坦化，所以减小或排除对凸块高度均匀性的顾虑(即使在凸块大小或耦接至半导体晶粒14的导电互连件28的大小有大变化的情况下)。在很少有或无关于凸块大小均匀性的顾虑的情况下，可使用大面积的导电互连件(包括cu互连件)来更有效地分配电力至半导体晶粒14。在一些案例中，厚cu的平面可被建立为导电互连件28的部分，或建立为一个或多个导电互连件28，以改善热性能。此外，可调节cu层的厚度以针对不同应用调适性能。可相对于其中所有焊料凸块或导电互连件必须具有完全相同、相同或实质上相似大小及形状的任何“芯片置末”或覆晶类型结构达成上述优点。
也可透过添加模制化合物42于半导体晶粒14的面部或有源表面20之上及于晶粒边缘17之上且围绕晶粒边缘17，来得到模块100,110及114的改善的机械可靠度。具体而言，在具有smd平台垫86定位于半导体晶粒14的边缘17之上的设计中，全模制结构或第一内嵌部分60可提供机械上与半导体晶粒边缘17的形貌隔离的平坦表面。在面向下扇出结构中，在smd组件下方的扇出堆积可至少部分地机械耦接至半导体晶粒并部分地机械耦接至模制化合物，其可导致互连(诸如焊料点)上的较高热机械应力，致使焊料点故障或其他故障。
模块100,110及114的改善可还包括用于细节距微影的平坦表面(其可存在是因为当在模制之后内嵌晶粒面板58经平坦化)，促进细节距微影，诸如在暴露中以小的场深度形成堆积互连结构70。此外，可用导电互连件28的共平面暴露表面或末端来形成堆积互连结构70的第一层(无论是如绝缘层72的介电层或如导电层74的金属层)于单一模制化合物42之上。以上改善相对于在基材结构中的面向下扇出或内嵌晶粒而形成对比，其中第一层形成于一个以上的基底材料之上，诸如半导体晶粒及围绕该半导体晶粒的包封物。因此，特征大小仅受限于微影工具的能力，现在，运用路线图，微影工具的能力可为在约2μm至5μm的范围内的线及空间(或4μm至10μm节距)或更小。可将较薄的光聚合物层施加至面板，此为因为无如面向下结构中的晶粒边缘形貌。运用平坦面向上结构，则无非常细迹线跨晶粒边缘延行的问题。
模块100,110及114的改善也可包括模制化合物42取代第一扇出介电层，诸如绝缘层72，使得第一导电层74经放置成直接接触包封物42。省略第一扇出介电层并将扇出rdl74直接施加至内嵌晶粒面板58可减小成本，其可对具有低互连密度的较小部件有益。
在内嵌晶粒面板58内，还可具有用于光学测量半导体晶粒14相对于密封剂42位置的高对比度表面。全模制结构在检测过程中表现优异，因为其创建了用于检测的非常高对比度的表面，其可包括例如cu凸块在黑色背景下呈现出白色。于半导体晶粒14的有源表面20之上的密封剂42自光学检验程序移除分散注意力的特征，该特征存在于有源表面20处并会减慢检验速度或使检验复杂化的。因此，现行设计所产生的高对比度影像允许非常快速且可靠的扫描而减少成本。
模块100,110及114的改善还允许用于低k装置的完全保护晶粒边缘17。低k装置通常需要在切割半导体晶粒之前形成镭射槽，其会在晶粒边缘处产生附加形貌。切割前的镭射槽为附加的程序步骤，其增加时间及费用，但是通常是为了防止特定故障模式的必要步骤。该特定故障模式出现在面向下结构中，其在单切期间会抬起或移动在锯道中的测试垫，使得当使用薄光聚合物层时，经抬起的垫(其是导电的)将接触或短接rdl或互连结构。本公开模块100,110及114允许用单一模制化合物42完全密封敏感的晶粒边缘结构，而非形成模制化合物至在低k装置结构的边缘处或在低k装置结构的边缘附近的光聚合物接口，以避免经抬起的结构并防止短路。
模块100,110及114的改善还允许含有内嵌晶粒面板58的低翘曲的平坦表面，其简化smd及smt组装。模块100,110及114的结构可与设置在半导体晶粒14的顶部及底部上的相似厚度及材料性质的包封物42的部分或层平衡。因此，在半导体晶粒14的两侧上，由介于半导体晶粒14与包封物42之间的cte失配引发的应力可实质上平衡。因此，在smd组件90的smt程序及安装(其可包括在室温下放置组件随后以超过摄氏230度的升高温度回焊焊料)期间，内嵌晶粒面板58可保持相对平坦。
虽然本公开包括不同形式的数项实施例，但是在说明书附图及以下撰写的说明书中呈现具体实施例的细节，且了解本公开视为所公开的方法及系统的范例及原理，并且非意图使所公开的概念的广泛方面限于所阐释的实施例。此外，所属领域技术人员应了解，其他结构、制造装置、及示例可与所提供的结构、制造装置、及示例互混或取代所提供的结构、制造装置、及示例。在上文描述参考特定实施例的处，应显而易见，可进行数个修改而不会脱离其精神，并且显而易见，这些实施例及实施方案也可应用于其他技术。因此，所公开的目标物意图含括所有此类变更、修改及变化，彼等皆落入本公开的精神及范围以及所属领域技术人员的知识内。因此，显然可在不偏离如在随附权利要求中所提出的此类发明的较广泛精神及范围的情况下据以作出各式修改及变化。因此，需以说明性意义而非限制性意义来考虑本说明书及此类说明书附图。