本发明涉及功率半导体电力电子器件技术领域，具体是一种肖特基势垒接触的沟槽型超势垒整流器及其制造方法。
背景技术：
功率半导体整流器，广泛应用于功率转换器和电源中。两种基本结构的功率半导体整流器是pin功率整流器和肖特基势垒整流器。
其中pin功率整流器正向压降大，反向恢复时间长，但漏电较小，并且具有优越的高温稳定性，主要应用于300v以上的中高压范围。
肖特基势垒整流器主要应用于200v以下的中低压范围，其正向压降小，反向恢复时间短，但反向漏电流较高，高温可靠性较差。结势垒控制整流器(jbs)和混合pin/肖特基整流器(mps)，结合了pin功率整流器和肖特基势垒功率整流器的优点，是适用于中高压范围的常用整流器结构。
超势垒整流器，在阳极和阴极之间整合并联的整流二极管和mos晶体管来形成具有较低正向导通电压、较稳定高温性能的整流器件，在100v以下的应用中具有明显的竞争优势。
已经公开的典型的超势垒整流器有多种结构和相应的制造方法，但其器件结构和制造工艺相对较复杂、不能更加灵活的调节正向导通能力和反向漏电流水平之间的优化关系。
技术实现要素：
本发明的目的是解决现有技术中，超势垒整流器器件结构和制造工艺相对较复杂、不能更加灵活的调节正向导通能力和反向漏电流水平之间的优化关系的缺点。
为实现本发明目的而采用的技术方案是这样的，一种肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层、重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第二导电类型体区、第二导电类型埋层、栅介质层、栅电极层、肖特基势垒接触区和上电极层。
所述重掺杂第一导电类型衬底层覆盖于下电极层之上。
所述轻掺杂第一导电类型外延层覆盖于重掺杂第一导电类型衬底层之上。
所述第二导电类型体区覆盖于轻掺杂第一导电类型外延层之上的部分表面。
所述第二导电类型埋层浮空于轻掺杂第一导电类型外延层内部。
所述栅介质层嵌入于轻掺杂第一导电类型外延层之上的部分表面,所述栅介质层呈u型结构。
所述栅电极层覆盖于栅介质层的u型内部。
所述肖特基势垒接触区覆盖于第二导电类型体区之上。
所述上电极层覆盖于栅介质层、栅电极层和肖特基势垒接触区之上。
一种肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层、重掺杂第一导电类型衬底层、轻掺杂第一导电类型外延层、第二导电类型体区、第二导电类型埋层、栅介质层、肖特基势垒接触区和上电极层。
所述重掺杂第一导电类型衬底层覆盖于下电极层之上。
所述轻掺杂第一导电类型外延层覆盖于重掺杂第一导电类型衬底层之上。
所述第二导电类型体区覆盖于轻掺杂第一导电类型外延层之上的部分表面。所述第二导电类型体区与u型栅介质层外部侧壁的部分区域相连。
所述第二导电类型埋层浮空于轻掺杂第一导电类型外延层内部。
所述栅介质层嵌入于轻掺杂第一导电类型外延层之上的部分表面,所述栅介质层呈u型结构。
所述肖特基势垒接触区覆盖于第二导电类型体区之上。
所述上电极层覆盖于栅介质层和肖特基势垒接触区之上。
进一步，还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构。环形包围的中间区域为有源区。
进一步，所述第二导电类型体区由一个或者多个重复的结构单元构成。所述第二导电类型体区位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
进一步，所述第二导电类型埋层与u型栅介质层的底部相连。所述第二导电类型埋层和所述栅介质层均由一个或者多个重复的结构单元构成。
一种肖特基势垒接触的沟槽型超势垒整流器的制作方法，其特征在于，包括以下步骤：
1)准备重掺杂第一导电类型衬底层。
2)形成轻掺杂第一导电类型外延层。
3)形成第二导电类型体区。
4)刻蚀硅槽。
5)形成第二导电类型埋层。
6)形成栅介质层。
7)形成栅电极层。
8)形成肖特基势垒接触区。
9)形成上电极层和下电极层。
进一步，还包括形成第二导电类型保护环及结终端区的步骤。
进一步，所述步骤6)中的栅介质层包括二氧化硅材料或氮氧化硅。
所述步骤7)中的栅电极层包括多晶硅材料。所述多晶硅材料通过原味掺杂方式或者杂质注入后退火的方式完成掺杂。所述步骤7)能够省略。
所述步骤8)中的肖特基势垒接触区包括高级硅化物。所述高级硅化物包括钛硅、铂硅或镍鉑硅材料。
本发明的技术效果是毋庸置疑的，本发明中的肖特基势垒接触的沟槽超势垒整流器属于超势垒整流器类型，其可调节的肖特基势垒接触区可以采用常规肖特基势垒的制造工艺形成，能够依据具体应用条件方便的调节反向漏电水平和正向导通能力之间的匹配关系。从而该肖特基势垒接触的沟槽型超势垒整流器具有制造工艺简单和方便应用的优点。
附图说明
图1为本发明实施例1的新器件剖面结构示意图；
图2为本发明实施例2的新器件剖面结构示意图。
图中：下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第二导电类型体区40、第二导电类型埋层50、栅介质层60、栅电极层70、肖特基势垒接触区80和上电极层90。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
如图1所示，一种肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第二导电类型体区40、第二导电类型埋层50、栅介质层60、栅电极层70、肖特基势垒接触区80和上电极层90。
所述重掺杂第一导电类型衬底层20覆盖于下电极层10之上。
所述轻掺杂第一导电类型外延层30覆盖于重掺杂第一导电类型衬底层20之上。
所述第二导电类型体区40覆盖于轻掺杂第一导电类型外延层30之上的部分表面。
所述第二导电类型埋层50浮空于轻掺杂第一导电类型外延层30内部。
所述栅介质层60嵌入于轻掺杂第一导电类型外延层30之上的部分表面,所述栅介质层60呈u型结构。
所述栅电极层70覆盖于栅介质层60的u型内部。
所述肖特基势垒接触区80覆盖于第二导电类型体区40之上。
所述上电极层90覆盖于栅介质层60、栅电极层70和肖特基势垒接触区80之上。
所述一种肖特基势垒接触的沟槽型超势垒整流器还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
所述第二导电类型体区40与u型栅介质层60外部侧壁的部分区域相连；所述第二导电类型体区40由一个或者多个重复的结构单元构成；所述第二导电类型体区40位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
所述第二导电类型埋层50与u型栅介质层60的底部相连；所述第二导电类型埋层50和所述栅介质层60均由一个或者多个重复的结构单元构成。
实施例2：
如图2所示，一种肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第二导电类型体区40、第二导电类型埋层50、栅介质层60、肖特基势垒接触区80和上电极层90。
所述重掺杂第一导电类型衬底层20覆盖于下电极层10之上。
所述轻掺杂第一导电类型外延层30覆盖于重掺杂第一导电类型衬底层20之上。
所述第二导电类型体区40覆盖于轻掺杂第一导电类型外延层30之上的部分表面。所述第二导电类型体区40与u型栅介质层60外部侧壁的部分区域相连。
所述第二导电类型埋层50浮空于轻掺杂第一导电类型外延层30内部。
所述栅介质层60嵌入于轻掺杂第一导电类型外延层30之上的部分表面,所述栅介质层60呈u型结构。
所述肖特基势垒接触区80覆盖于第二导电类型体区40之上。
所述上电极层90覆盖于栅介质层60和肖特基势垒接触区80之上。
所述一种肖特基势垒接触的沟槽型超势垒整流器还包括第二导电类型保护环及结终端区，所述第二导电类型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
所述第二导电类型体区40与u型栅介质层60外部侧壁的部分区域相连；所述第二导电类型体区40由一个或者多个重复的结构单元构成；所述第二导电类型体区40位于有源区内部，位于有源区边缘的结构单元与所述第二导电类型保护环及结终端区可以接触，也可以不接触。
所述第二导电类型埋层50与u型栅介质层60的底部相连；所述第二导电类型埋层50和所述栅介质层60均由一个或者多个重复的结构单元构成。
实施例3：
一种肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第二导电类型体区40、第二导电类型埋层50、栅介质层60、栅电极层70、肖特基势垒接触区80和上电极层90；
一种肖特基势垒接触的沟槽型超势垒整流器的制作方法，其特征在于，包括以下主要步骤：
选取第一导电类型为n型，第二导电类型为p型；
1)准备n+型衬底层；n+型衬底层为掺杂浓度19次方以上的砷衬底；
2)形成n型外延层；n型外延层为杂质浓度14到17次方的磷外延层；
3)形成p型体区；p型体区为杂质浓度16到18次方的硼掺杂层；
4)刻蚀硅槽；
5)形成p型埋层；p型埋层为杂质浓度17到20次方的硼掺杂层；
6)形成栅介质层；栅介质层选择二氧化硅；
7)形成栅电极层；栅电极层材料选择多晶硅；所述多晶硅通过杂质注入后退火的方式完成掺杂；
8)形成肖特基势垒接触区；肖特基势垒接触区选择钛硅合金或者铂硅合金；
9)形成上电极层和下电极层。
所述一种肖特基势垒接触的沟槽型超势垒整流器的制作方法，还包括形成第二导电类型保护环及结终端区的步骤。
按照该实施例可以制作实用型的肖特基势垒接触的沟槽型超势垒整流器。其可调节的肖特基势垒接触区可以采用常规肖特基势垒的制造工艺形成，能够依据具体应用条件方便的调节反向漏电水平和正向导通能力之间的匹配关系。从而该肖特基势垒接触的沟槽型超势垒整流器具有制造工艺简单和方便应用的优点。
实施例4：
一种肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层10、重掺杂第一导电类型衬底层20、轻掺杂第一导电类型外延层30、第二导电类型体区40、第二导电类型埋层50、栅介质层60、肖特基势垒接触区80和上电极层90；
一种肖特基势垒接触的沟槽型超势垒整流器的制作方法，其特征在于，包括以下主要步骤：
选取第一导电类型为n型，第二导电类型为p型；
1)准备n+型衬底层；n+型衬底层为掺杂浓度19次方以上的砷衬底；
2)形成n型外延层；n型外延层为杂质浓度14到17次方的磷外延层；
3)形成p型体区；p型体区为杂质浓度16到18次方的硼掺杂层；
4)刻蚀硅槽；
5)形成p+型埋层；p型埋层为杂质浓度17到20次方的硼掺杂层；
6)形成栅介质层；栅介质层选择二氧化硅；
7)形成肖特基势垒接触区；肖特基势垒接触区选择钛硅合金或者铂硅合金；
8)形成上电极层和下电极层。
所述一种肖特基势垒接触的沟槽型超势垒整流器的制作方法，还包括形成第二导电类型保护环及结终端区的步骤。
按照该实施例可以制作实用型的肖特基势垒接触的沟槽型超势垒整流器。其可调节的肖特基势垒接触区可以采用常规肖特基势垒的制造工艺形成，能够依据具体应用条件方便的调节反向漏电水平和正向导通能力之间的匹配关系。从而该肖特基势垒接触的沟槽型超势垒整流器具有制造工艺简单和方便应用的优点。
实施例5：
采用实施例3中的制作方法制作肖特基势垒接触的沟槽型超势垒整流器。其中，第一导电类型为n型，第二导电类型为p型。
如图1所示，本实施例制作出的肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层10、n+型衬底层20、n型外延层30、p型体区40、p型埋层50、栅介质层60、栅电极层70、肖特基势垒接触区80和上电极层90。
采用实施例3中的制作方法制作肖特基势垒接触的沟槽型超势垒整流器，还包括p型保护环及结终端区，所述p型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
所述n+型衬底层20覆盖在下电极层10之上。所述n+型衬底层为掺杂浓度19次方以上的砷衬底。
所述n型外延层30覆盖在n+型衬底层20之上。所述n型外延层为杂质浓度14到17次方的磷外延层,一个典型的n型外延层30条件可以选择5微米的厚度、15次方的磷杂质浓度，由此制作出的器件可以达到50伏以上的击穿要求。
所述p型体区40覆盖于n型外延层30之上的部分表面；所述p型体区40为杂质浓度16到18次方的硼掺杂层；一个典型的p型体区40条件可以选择0.1微米的厚度、17次方的硼杂质浓度。
所述p型埋层50浮空于n型外延层30；所述p型埋层50为杂质浓度17到20次方的硼掺杂层；一个典型的p型埋层50条件可以选择0.3微米的厚度、19次方的硼杂质浓度。
所述栅介质层60嵌入于n型外延层30之上的部分表面区域,所述栅介质层60呈现为u型结构；栅介质层60选择二氧化硅；一个典型的栅介质层60条件可以选择10纳米的u型壁厚度、0.3微米的u型壁高度。
所述栅电极层70覆盖于u型栅介质层60之内；栅电极层材料选择多晶硅；所述多晶硅通过杂质注入后退火的方式完成掺杂。
所述肖特基势垒接触区80覆盖于p型体区40之上；肖特基势垒接触区选择钛硅合金或者铂硅合金。
所述上电极层90覆盖于栅电极层70和肖特基势垒接触区80之上。
所述p型体区40与u型栅介质层60外部侧壁的部分区域相连；所述p型体区40由一个或者多个重复的结构单元构成；所述p型体区40位于有源区内部，位于有源区边缘的结构单元与所述p型保护环及结终端区可以接触，也可以不接触。
所述p型埋层50与u型栅介质层60的底部相连；所述p型埋层50和所述栅介质层60均由一个或者多个重复的结构单元构成。
采用实施例3中的制作方法制作肖特基势垒接触的沟槽型超势垒整流器，其可调节的肖特基势垒接触区可以采用常规肖特基势垒的制造工艺形成，能够依据具体应用条件方便的调节反向漏电水平和正向导通能力之间的匹配关系。从而该肖特基势垒接触的超势垒整流器具有制造工艺简单和方便应用的优点。
实施例6：
采用实施例4中的制作方法制作肖特基势垒接触的沟槽型超势垒整流器。其中，第一导电类型为n型，第二导电类型为p型。
如图2所示，本实施例制作出的肖特基势垒接触的沟槽型超势垒整流器，其特征在于：包括下电极层10、n+型衬底层20、n型外延层30、p型体区40、p型埋层50、栅介质层60、肖特基势垒接触区80和上电极层90。
采用实施例4中的制作方法制作肖特基势垒接触的沟槽型超势垒整流器，还包括p型保护环及结终端区，所述p型保护环及结终端区为闭合状的环形结构；环形包围的中间区域为有源区。
所述n+型衬底层20覆盖在下电极层10之上。所述n+型衬底层为掺杂浓度19次方以上的砷衬底。
所述n型外延层30覆盖在n+型衬底层20之上。所述n型外延层为杂质浓度14到17次方的磷外延层,一个典型的n型外延层30条件可以选择5微米的厚度、15次方的磷杂质浓度，由此制作出的器件可以达到50伏以上的击穿要求。
所述p型体区40覆盖于n型外延层30之上的部分表面；所述p型体区40为杂质浓度16到18次方的硼掺杂层；一个典型的p型体区40条件可以选择0.1微米的厚度、17次方的硼杂质浓度。
所述p型埋层50浮空于n型外延层30；所述p型埋层50为杂质浓度17到20次方的硼掺杂层；一个典型的p型埋层50条件可以选择0.3微米的厚度、19次方的硼杂质浓度。
所述栅介质层60嵌入于n型外延层30之上的部分表面区域,所述栅介质层60呈现为u型结构；栅介质层60选择二氧化硅；一个典型的栅介质层60条件可以选择10纳米的u型壁厚度、0.3微米的u型壁高度。
所述肖特基势垒接触区80覆盖于p型体区40之上；肖特基势垒接触区选择钛硅合金或者铂硅合金。
所述上电极层90覆盖于栅介质层60和肖特基势垒接触区80之上。
所述p型体区40与u型栅介质层60外部侧壁的部分区域相连；所述p型体区40由一个或者多个重复的结构单元构成；所述p型体区40位于有源区内部，位于有源区边缘的结构单元与所述p型保护环及结终端区可以接触，也可以不接触。
所述p型埋层50与u型栅介质层60的底部相连；所述p型埋层50和所述栅介质层60均由一个或者多个重复的结构单元构成。
采用实施例4中的制作方法制作肖特基势垒接触的沟槽型超势垒整流器，其可调节的肖特基势垒接触区可以采用常规肖特基势垒的制造工艺形成，能够依据具体应用条件方便的调节反向漏电水平和正向导通能力之间的匹配关系。从而该肖特基势垒接触的超势垒整流器具有制造工艺简单和方便应用的优点。