低关断损耗双栅SOI‑LIGBT器件结构的制作方法

本发明属于半导体技术领域，具体的说涉及一种低关断损耗双栅SOI-LIGBT器件结构。

背景技术：

高压功率器件是电力电子技术的基础与核心，其具有耐高压、导通电流密度大的特点。提高功率器件的耐压能力，降低功率器件关断损耗是设计器件的关键。IGBT器件(绝缘栅双极型晶体管器件)作为一类重要的功率半导体器件，在电力电子领域应用广泛。但是，IGBT器件由于P-body区与N-漂移区交界处空穴注入效率较低，载流子浓度分布很低，导致器件的饱和压降升高，在关断时，N-漂移区内储存了大量的少数载流子，导致器件关断电流拖尾现象严重，关断损耗大。通常改善关断损耗的方式有两种，一种是降低载流子寿命，另一种是在阳极附近增加Buffer场阻层。第一种方式对工艺要求非常高，而第二种虽然工艺上难度不大，但降低关断损耗的效果不够理想。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于解决问题，提供一种低关断损耗双栅SOI-LIGBT器件结构。

为实现上述发明目的，本发明技术方案如下：

一种低关断损耗双栅SOI-LIGBT器件结构，包括从下至上依次设置的P型衬底、埋氧层二氧化硅、N型漂移区、设置于N型漂移区内部一端的P型阱区、设置于N型漂移区内部另一端的N-buffer层、N型漂移区上方的氧化层；所述P型阱区内部上方设有两个N型源端、以及两个N型源端之间的P型接触区；所述N-buffer层内部上方设有N型阳极区；所述N型源端、P型接触区以及N型阳极区上方分别设有金属层；所述N型源端和P型阱区间的沟道上方是栅氧层，栅氧层上方是多晶硅；在N型漂移区的内部设有N型埋层、和/或P型埋层，P型埋层位于N型埋层下方，且所述N型埋层、P型埋层均没有与P型阱区和N-buffer区直接连接。

作为优选方式，在N型漂移区的内部设有至少2个N型埋层、至少2个P型埋层，N型埋层和P型埋层交替设置，形成多通道结构；交替设置能降低导通电阻，并引入了多个载流子泄放通道因而能减少关断损耗。

作为优选方式，P型埋层、N型埋层与P型阱区的距离为d，d取值大于零，距离d和P型埋层的长度L_PB之和小于漂移区长度L_d。

作为优选方式，相邻的N型埋层和P型埋层上下相接，每个N型埋层和P型埋层左端到P型阱区的距离相等，每个N型埋层和P型埋层右端到N-buffer层的距离相等。距离相等时PN结的界面均匀，加压时使得电场分布更优化，从而器件的耐压性能更好。

作为优选方式，N型埋层和P型埋层同时换成相反类型材料。

作为优选方式，只设有一个N型埋层和一个P型埋层。

作为优选方式，P型埋层为分段的埋层。

本发明的有益效果为：与常规的槽栅SOI-LIGBT器件相比，本发明拥有双栅结构，在相同条件下有更大的电流能力，由于N型埋层的引入，器件结构的导通电阻得到降低；由于P型埋层的引入，在关断过程中产生大电容效应，使得V_A上升的速率在P型埋层未被耗尽之前更缓慢，在P型层耗尽完全时V_A剧增；在耗尽区靠近P型埋层的边界时，由于P型埋层的引入，给在漂移区储存的空穴提供了一个良好的泄放通道，导致储存的空穴载流子排除速度加快，拖尾时间降低；所以基于这两个效应，本发明结构的关断损耗得到大幅度的降低。

附图说明

图1为传统的槽栅SOI LIGBT器件结构剖面图。

图2为实施例2的器件结构剖面图。

图3为实施例1的器件结构剖面图。

图4为实施例3的器件结构剖面图。

图5为实施例1和传统结构的关断特性对比图。

图6为实施例1和传统结构的E_off-V_on关系对比图。

图7为实施例4的器件结构剖面图。

其中，1为N型阳极区，2为N-buffer层，3为N型漂移区，4为P型阱区，5为N型源端，6为P型接触区，7为多晶硅，8为埋氧层二氧化硅，9为P型衬底，10为氧化层，11为N型埋层，21为P型埋层。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例1

如图3所示，一种低关断损耗双栅SOI-LIGBT器件结构，包括从下至上依次设置的P型衬底9、埋氧层二氧化硅8、N型漂移区3、设置于N型漂移区3内部一端的P型阱区4、设置于N型漂移区3内部另一端的N-buffer层2、N型漂移区3上方的氧化层10；所述P型阱区4内部上方设有两个N型源端5、以及两个N型源端5之间的P型接触区6；所述N-buffer层2内部上方设有N型阳极区1；所述N型源端5、P型接触区6以及N型阳极区1上方分别设有金属层；所述N型源端5和P型阱区4间的沟道上方是栅氧层，栅氧层上方是多晶硅7；在N型漂移区3的内部设有一个N型埋层11，N型埋层11下方设有一个P型埋层21，且所述N型埋层11、P型埋层21均没有与P型阱区4和N-buffer区2直接连接。

P型埋层21、N型埋层11与P型阱区4的距离为d，d取值大于零，距离d和P型埋层21的长度L_PB之和小于漂移区长度L_d。

相邻的N型埋层11和P型埋层21上下相接，每个N型埋层11和P型埋层21左端到P型阱区4的距离相等，每个N型埋层11和P型埋层21右端到N-buffer层2的距离相等。距离相等时PN结的界面均匀，加压时使得电场分布更优化，从而器件的耐压性能更好。

N型埋层11和P型埋层21可同时换成相反类型材料。

具体地，埋氧层二氧化硅8的厚度t_ox为3μm，硅层厚度也即N型漂移区3的厚度t_s为4微米，N型漂移区3的长度L_d为22μm，掺杂浓度N_d为1.2e16cm^-3，栅氧厚度为20nm，P型阱区4的掺杂浓度N_pwell为2e17cm^-3，N-buffer层2的掺杂浓度为8e17cm^-3，P型埋层21距离硅层表面D_NT1.2μm，与P型阱区4间隔d为0.6μm，其长度L_PB为21μm，厚度T_PB为2μm。

本实施例的工作原理为：开态时，由于两个栅产生的两个导电通道，使得电流能力增强；由于P型埋层21的引入，在关断过程中产生大电容效应，使得V_A上升的速率在P型埋层未被耗尽之前更缓慢，在P型层耗尽完全时V_A剧增至外加电压V_DD；在耗尽区靠近P型埋层21的边界时，由于P型埋层的引入，给在漂移区储存的空穴提供了一个良好的泄放通道，导致储存的空穴载流子排除速度非常快，拖尾时间大大降低；采用电感负载L为2μH，通过实施例的仿真结果对比，如图6所示，在电流密度为100A/cm²，开启电压同为1.05V情况下，本发明的关断损耗较传统结构降低了近80％。

实施例2

如图2所示，本实施例和实施例1的区别在于：在N型漂移区3的内部设有至少2个N型埋层11、至少2个P型埋层21，N型埋层11和P型埋层21交替设置。交替设置能降低导通电阻，并引入了多个载流子泄放通道因而能减少关断损耗。

相邻的N型埋层11和P型埋层21上下相接，每个N型埋层11和P型埋层21左端到P型阱区4的距离相等，每个N型埋层11和P型埋层21右端到N-buffer层2的距离相等。距离相等时PN结的界面均匀，加压时使得电场分布更优化，从而器件的耐压性能更好。

实施例3

如图4所示，本实施例和实施例1的区别在于：在N型漂移区3的内部只有一个P型埋层21，没有N型埋层11。也可以只有一个N型埋层11，没有P型埋层21。

实施例4

如图7所示，本实施例和实施例1的区别在于：在N型漂移区3的内部只有一个P型埋层21，没有N型埋层11。且P型埋层21为分段的埋层。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。