存储装置的制作方法

相关申请

本申请享有以美国临时专利申请62/304,601号(申请日：2016年3月7日)及美国专利申请15/265,067号(申请日：2016年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

本发明的实施方式涉及一种存储装置。

背景技术：

近几年来，提出一种利用具有2个电阻状态的材料的存储装置。在此种存储装置中作为使存储单元集成的构造，提出一种在字线与位线的交点配置存储单元的三维交叉点构造。三维交叉点构造的存储装置有利于高集成化，但在动作的稳定性上成为问题。

技术实现要素：

本发明的实施方式提供一种动作稳定的存储装置。

实施方式的存储装置具备：第1配线、第2配线、第1电阻变化构件、第3配线、第2电阻变化构件、第4配线、第5配线及第3电阻变化构件。所述第1配线、所述第3配线及所述第4配线在第1方向上延伸。所述第2配线及所述第5配线在相对于所述第1方向交叉的第2方向上延伸。所述第1电阻变化构件连接于所述第1配线与所述第2配线之间。所述第2电阻变化构件连接于所述第2配线与所述第3配线之间。所述第3电阻变化构件连接于所述第4配线与所述第5配线之间。所述第4配线与所述第3配线绝缘。

附图说明

图1是表示第1实施方式的存储装置的立体图。

图2是表示第1实施方式的存储装置的示意性剖视图。

图3是表示第1实施方式的存储装置的存储单元的局部放大剖视图。

图4是表示第1实施方式的存储装置的配线引出部的剖视图。

图5a及图5b是表示第1实施方式的存储装置的电路图。

图6是表示第1实施方式的存储装置的设置动作的电路图。

图7是表示第1实施方式的存储装置的复位动作的电路图。

图8是表示比较例的存储装置的立体图。

图9a及图9b是表示比较例的存储装置的电路图。

图10a及图10b是表示第2实施方式的存储装置的设置动作的电路图。

图11是表示第2实施方式的存储装置的复位动作的电路图。

图12是表示第2实施方式的存储装置的动作的时序流程图。

图13a、图13b是表示第3实施方式的存储装置的制造方法的剖视图。

图14a、图14b是表示第3实施方式的存储装置的制造方法的剖视图。

图15a、图15b是表示第3实施方式的存储装置的制造方法的剖视图。

图16a、图16b是表示第3实施方式的存储装置的制造方法的剖视图。

图17a、图17b是表示第3实施方式的存储装置的制造方法的剖视图。

具体实施方式

详细说明

(第1实施方式)

首先，对第1实施方式进行说明。

图1是表示本实施方式的存储装置的立体图。

图2是表示本实施方式的存储装置的示意性剖视图。

本实施方式的存储装置是reram(resistancerandomaccessmemory：电阻随机存取存储器)，是例如cbram(conductivebridgingrandomaccessmemory：导电桥接随机存取存储器)。

如图1及图2所示，在本实施方式的存储装置1中，设置着硅衬底11，在硅衬底11的上层部分及上表面上，形成着存储装置1的驱动电路13。在硅衬底11上，以填埋驱动电路13的方式，设置包含例如硅氧化物的层间绝缘膜12，在层间绝缘膜12上设置存储单元部14。

以下，在本说明书中，为了说明的方便起见，采用xyz正交坐标系。将连结硅衬底11与层间绝缘膜12的方向设为“z方向”，将相对于z方向正交，且相互正交的2个方向设为“x方向”及“y方向”。另外，在本说明书中，还将z方向上的从硅衬底11朝向层间绝缘膜12的方向称为“上”，将其相反方向称为“下”，但该区分是为了方便起见，与重力方向无关。

存储单元部14是在层间绝缘膜内积层着多条位线bl及多条字线wl的积层体。以下，对存储单元部14的构成进行详细说明。

在存储单元部14中，沿着z方向，多段地积层着存储单元构造体mat。在存储单元构造体mat间介隔着层间绝缘膜。在本说明书中，为了说明的方便起见，存在对多个构成要素，按照从下侧，即从硅衬底11侧数为的排列顺序，来对符号标注细分编号的情况。例如，多个存储单元构造体mat存在从下朝上表述为存储单元构造体mat-1、mat-2……、mat-n。

在各存储单元构造体mat中，设置着1层位线配线层、及在z方向上夹住该位线配线层的2层字线配线层。层间绝缘膜12与最下段的存储单元构造体mat-1之间的构造与此不同，设置着1层位线配线层bll-1及1层字线配线层wll-1。因此，在存储单元部14中，从下朝上依次设置着位线配线层bll-1、字线配线层wll-1、字线配线层wll-2、位线配线层bll-2、字线配线层wll-3、字线配线层wll-4、位线配线层bll-3、字线配线层wll-5、字线配线层wll-6、位线配线层bll-4、字线配线层wll-7、……、字线配线层wll-2n、位线配线层bll-(n+1)、字线配线层wll-(2n+1)……。n是1以上的整数。

字线配线层wll-2、位线配线层bll-2及字线配线层wll-3形成存储单元构造体mat-1，且字线配线层wll-4、位线配线层bll-3及字线配线层wll-5形成存储单元构造体mat-2。如果一般地表现，则字线配线层wll-2n、位线配线层bll-(n+1)及字线配线层wll-(2n+1)形成1个存储单元构造体mat-n。

在各位线配线层bll中，设置着多条位线bl。各位线bl在x方向上延伸。在各位线配线层bll中，多条位线bl沿着y方向相互隔开地排列。

在各字线配线层wll中，设置有多条字线wl。各字线wl在y方向上延伸。在各字线配线层wll中，多条字线wl沿着x方向相互隔开间隔地排列。

存储单元构造体mat彼此在空间上相互隔开地配置。某存储单元构造体mat-k最上层的字线wl、与同1段上的存储单元构造体mat-(k+1)最下层的字线wl相互绝缘。但是，如后述般，字线wl在存储单元部14的端部，按照特定的规则捆扎。

在各存储单元构造体mat内，在各位线bl与各字线wl之间，连接着电阻变化构件rc。例如，在存储单元构造体mat-1中，在字线配线层wll-2与位线配线层bll-2之间，配置着包含沿着x方向及y方向矩阵状排列的多个电阻变化构件rc的电阻变化构件层rcl2。在位线配线层bll-2与字线配线层wll-3之间，配置着包含多个电阻变化构件rc的电阻变化构件层rcl-3。

一般来说，当n为1以上时，在存储单元构造体mat-n中，在字线配线层wll-2n与位线配线层bll-(n+1)之间，配置着电阻变化构件层rcl-2n。在位线配线层bll-(n+1)与字线配线层wll-(2n+1)之间，配置着电阻变化构件层rcl-(2n+1)。在位线配线层bll-1与字线配线层wll-1之间，配置着电阻变化构件层rcl-1。

各电阻变化构件rc的形状大致是在上下方向上延伸的四角柱。连接于1条位线bl与1条字线wl间的1个电阻变化构件rc构成1个存储单元。因此，由位线配线层bll-1、电阻变化构件层rcl-1及字线配线层wll-1构成将存储单元排列成平面矩阵状的存储单元层ml-1。一般来说，在存储单元构造体mat-n中，由字线配线层wll-2n、电阻变化构件层rcl-2n及位线配线层bll-(n+1)构成存储单元层ml-2n，由位线配线层bll-(n+1)、电阻变化构件层rcl-(2n+1)、及字线配线层wll-(2n+1)构成存储单元层ml-(2n+1)。存储单元层ml-2n与存储单元层ml-(2n+1)共用位线配线层bll-(n+1)。

接下来，说明电阻变化构件rc的构成。

图3是表示本实施方式的存储装置的存储单元部的局部放大剖视图。

如图3所示，在电阻变化构件rc中，从字线wl侧朝向位线bl侧，依次积层着势垒金属层21、高电阻层22、离子移动层23、金属层24、及势垒金属层25。因此，在下端与字线wl连接、上端与位线bl连接的电阻变化构件rc和下端与位线bl连接、上端与字线wl连接的电阻变化构件rc之间，z方向上的排列顺序相反。

金属层24是包含通过离子化而能够在离子移动层23内移动的金属的层，包含从包含例如金(au)、银(ag)、铜(cu)、铂(pt)、钯(pd)、钛(ti)、铁(fe)、铬(cr)、钴(co)、镍(ni)、铝(al)、铟(in)、碲(te)、钠(na)、及钙(ca)的群中选择的1种以上的金属。

离子移动层23是能够供包含在金属层24的金属离子移动的层，包含从包含例如硅(si)、氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、硫化硅(sis)、氯化硅(sicl)、氧化铪(hfo)、氮化铪(hfn)、硅酸铪化合物(hfsi)、氧化锆(zro)、氮化锆(zrn)、硅酸锆化合物(zrsi)、氧化铝(alo)、氮化铝(aln)、硅酸铝化合物(alsi)、氧化钛(tio)、氮化钛(tin)、及硅酸钛化合物(tisi)的群中选择的1种以上的材料。未形成长丝的状态的离子移动层23的电阻率高于金属层24的电阻率。

高电阻层22是用以限制在电阻变化构件rc中流通的电流的层，且相对于离子移动层23及金属层24串联地连接。高电阻层22的电阻率高于字线wl的电阻率及位线bl的电阻率。高电阻层22由氮化钛硅(tisin)或氮化钽硅(tasin)形成。

势垒金属层21抑制形成字线wl的材料在电阻变化构件rc内扩散。势垒金属层25抑制形成位线bl的材料在电阻变化构件rc内扩散。势垒金属层21及25由例如钛或氮化钛形成。

字线wl及位线bl分别由包含例如钨(w)的主体部26、与形成于主体部26的上下表面上且包含例如氮化钨(wn)、氮化钛或钛的势垒金属层27形成。

在存储单元部14中，在字线wl、位线bl及电阻变化构件的相互间，设置着包含例如氧化硅的层间绝缘膜29。

接下来，对配线引出部进行说明。

配线引出部配置于存储单元部14的x方向两侧及y方向两侧。以下，对配置于存储单元部14的y方向两侧的字线wl的引出部进行说明。

图4是表示本实施方式的存储装置的配线引出部的剖视图。

如图4所示，字线引出部15a及15b是从存储单元部14的y方向两侧的端部14a及14b拉出字线wl的部分。端部14a及14b的形状是阶梯状。在端部14a及14b中，每2层字线配线层wll形成1段的阶层。但是，上下方向的阶层位置在端部14a与端部14b中，错开每1层字线配线层wll。

即，在端部14a中，由字线配线层wll-1及wll-2形成1个阶层，由字线配线层wll-3及wll-4形成1个阶层。另一方面，在端部14b中，由字线配线层wll-2及wll-3形成1个阶层，由字线配线层wll-4及wll-5形成1个阶层。

如果更一般地表现，则在端部14a中，由字线配线层wll-n及wll-(n+1)形成1个阶层，在端部14b中，由字线配线层wll-(n+1)及wll-(n+2)形成1个阶层。

在各阶层中，由绝缘性的侧壁31覆盖字线wl的端面。侧壁31由例如氧化硅形成。另外，以覆盖端部14a及侧壁31、端部14b及侧壁31的方式，设置包含例如氮化硅的衬膜32。在衬膜32上，以覆盖端部14a及14b的方式，设置层间绝缘膜33。层间绝缘膜33由例如氧化硅形成。

在层间绝缘膜33内，在端部14a的正上方区域，设置触点34a及上层配线35a。触点34a的下端部贯通衬膜32，且与构成端部14a的各阶层的字线wl连接。即，触点34a与属于从硅衬底11侧数为第偶数层字线配线层的字线wl连接。而且，触点34a的上端与共同的上层配线35a连接。其结果，沿着z方向排列成一列的第偶数条字线wl共同连接于1条上层配线35a。

在层间绝缘膜33内，在端部14b的正上方区域，设置触点34b及上层配线35b。触点34b的下端部贯通衬膜32，且与构成端部14a的各阶层的字线wl连接。即，触点34b与属于从硅衬底11侧数为第奇数层字线配线层的字线wl连接。而且，触点34b的上端与共同的上层配线35b连接。其结果，沿着z方向排列成一列的第奇数条字线wl共同连接于1条上层配线35b。

图5a及图5b是表示本实施方式的存储装置的电路图。

如图5a所示，在存储单元部14中，在1条位线bl、与配置于其上下的2条字线wl之间，分别连接着电阻变化构件rc，该电阻变化构件rc具有在从位线bl朝向字线wl的方向流通电流且在其相反方向不流通电流的整流性。而且，属于从下数为第奇数层字线配线层的字线wl(以下，也称为“字线wla”)彼此相互连接，属于第偶数层字线配线层的字线wl(以下，也称为“字线wlb”)彼此也相互连接。

另外，如图5b所示，各存储单元构造体mat包含在z方向上邻接的2层字线配线层wll与配置于其间的1层位线配线层bll。各存储单元构造体mat包含2层存储单元层ml，各存储单元层ml由各1层字线配线层wll、电阻变化构件层rcl、位线配线层bll构成。因此，这些2层存储单元层ml共用1层位线配线层bll。

接下来，对各电阻变化构件rc的动作进行说明。

如图1所示，在存储装置1中，驱动电路13经由字线wl及位线bl向电阻变化构件rc施加电压，由此选择电阻变化构件rc的电阻状态、或识别电阻变化构件rc的电阻状态。

首先，对写入动作进行说明。

对使电阻变化构件rc从高电阻状态移行到低电阻状态的设置动作进行说明。如果驱动电路13向处于高电阻状态的电阻变化构件rc，施加如位线bl为正极、字线wl为负极的设置电压，则如图3所示，包含在金属层24的金属原子为正离子，且朝向为负极的字线wl移动。然后，在离子移动层23内，与从字线wl供给的电子耦合而析出，在离子移动层23内形成长丝。该长丝成为电流路径，电阻变化构件rc成为低电阻状态。

对使电阻变化构件rc从低电阻状态移行到高电阻状态的复位动作进行说明。如果驱动电路13(参照图1)向处于低电阻状态的电阻变化构件rc，施加如位线bl为负极、字线wl为正极的复位电压，则形成长丝的金属原子为正离子，且朝向为负极的位线bl移动。然后，在金属层24内，与从位线bl供给的电子耦合而析出。由此，形成于离子移动层23内的长丝之至少一部分消失，电流路径中断，由此电阻变化构件rc成为高电阻状态。通过将电阻变化构件rc设为低电阻状态或高电阻状态，能够向存储单元写入值。

接下来，对读出动作进行说明。

通过驱动电路13(参照图1)向电阻变化构件rc，施加位线bl为正极、字线wl为负极的正极性且低于设置电压的读出电压，检测在电阻变化构件rc流通的电流，检测电阻变化构件rc的电阻状态。由此，能够读出写入到存储单元的值。

如果驱动电路13(参照图1)向处于低电阻状态的电阻变化构件rc施加相反极性的读出电压，则长丝的尖端中断而电流难以流通。如果在该状态下向电阻变化构件rc施加正极性的读出电压，则将长丝的尖端修复而流通电流。因此，电阻变化构件rc也还作为从位线bl朝向字线wl流通电流，但在其相反方向不流通电流的整流元件挥功能。

接下来，对本实施方式的存储装置的驱动方法进行说明。

首先，对设置动作进行说明。

图6是表示本实施方式的存储装置的设置动作的电路图。

如图6所示，选择1个存储单元mc并对其进行设置。此时，向与选择的存储单元mc(以下，称为“选择单元mcs”)连接的位线bl(以下，称为“选择位线bls”)施加设置电位vset，向与选择单元mcs连接的字线wl(以下，称为“选择字线wls”)施加基准电位vs。基准电位vs可为接地电位。在选择单元mcs所属的存储单元构造体mat以外的存储单元构造体mat中，向对应于选择字线wls的字线wl，经由触点34a或34b、及上层配线35a及35b，施加基准电位vs。

向所述以外的位线bl及字线wl，施加中间电位ub。中间电位ub是基准电位vs与设置电位vset间的电位，例如﹛(vset-vs)/2+vs﹜。在图6中，以虚线描述施加着设置电位vset的配线，以单点划线描述施加着基准电位vs的配线，以实线描述施加着中间电位ub的配线，以实线描述施加着中间电位ub的配线。

由此，向选择单元mcs，施加设置电压(vset-vs)，对其进行设置。另外，向属于选择单元mcs所属的存储单元构造体mat的其他存储单元mc中的、连接于选择位线bls与非选择字线wl间的存储单元mc施加电压(vset-ub)，向连接于非选择位线bl与选择字线wl间的存储单元mc施加电压(ub-vs)，但是由于这些电压低于设置电压，所以存储单元mc未被设置。施加于非选择位线bl与非选择字线wl间的存储单元mc的电压(ub-ub)实质上是零。

在选择单元mcs所属的存储单元构造体mat以外的存储单元构造体mat中，向与对应于选择字线wls的字线wl连接的存储单元mc施加电压(ub-vs)，不向除此以外的存储单元mc实质上施加电压。因此，未设置任一个存储单元mc。

在选择单元mcs所属的存储单元构造体mat以外的存储单元构造体mat中的施加着电压(ub-vs)的存储单元层ml、与选择单元mcs所属的存储单元层ml之间，介隔着其他的存储单元层ml。这样一来，由于施加着电压(ub-vs)的存储单元层ml与施加着应力的选择单元mcs周边隔开而不易产生误动作。

接下来，对复位动作进行说明。

图7是表示本实施方式的存储装置的复位动作的电路图。

如图7所示，向选择位线bls施加基准电位vs，向选择字线wls施加复位电位vreset。在选择单元mcs所属的存储单元构造体mat以外的存储单元构造体mat中，向对应于选择字线wls的字线wl，经由触点34a或34b、及上层配线35a及35b，施加复位电位vreset。

向所述以外的位线bl及字线wl，施加中间电位ub。中间电位ub是基准电位vs与复位电位vreset间的电位，例如﹛(vreset-vs)/2+vs﹜。在图7中，以虚线描述施加着复位电位vreset的配线，以单点划线描述施加着基准电位vs的配线，以实线描述施加着中间电位ub的配线。

由此，向选择单元mcs施加复位电压(vreset-vs)，将其复位。另外，向属于选择单元mcs所属的存储单元构造体mat的其他存储单元mc中的、连接于选择位线bls与非选择字线wl间的存储单元mc施加电压(ub-vs)，向连接于非选择位线bl与选择字线wls间的存储单元mc施加电压(vreset-ub)，但是由于这些电压低于复位电压，所以存储单元mc未被复位。施加到连接于非选择位线bl与非选择字线wl间的存储单元mc的电压实质上为零。

在选择单元mcs所属的存储单元构造体mat以外的存储单元构造体mat中，向与对应于选择字线wls的字线wl连接的存储单元mc施加电压(vreset-ub)，不向除此以外的存储单元mc实质上施加电压。因此，未复位任一个存储单元mc。

在施加着电压(vreset-ub)的存储单元层ml、与选择单元mcs所属的存储单元层ml之间，介隔着其他的存储单元层ml。这样一来，由于施加着电压(vreset-ub)的存储单元层ml与施加着应力的选择单元mcs周边隔开而不易产生误动作。

接下来，对本实施方式的效果进行说明。

如上所述，在本实施方式的存储装置1中，由于以每个存储单元构造体mat划分位线bl及字线wl，所以在向选择单元mcs施加设置电压或复位电压时，对其他存储单元构造体mat造成的影响较小。另外，在选择单元mcs所属的存储单元构造体mat以外的存储单元构造体mat中，随着选择单元mcs的设置动作或复位动作而无法避免地施加着电压的存储单元层ml与选择单元mcs所属的存储单元层ml隔开。因此，能够抑制伴随选择单元mcs的设置动作及复位动作的其他存储单元的误动作。其结果，存储装置1动作稳定。

(比较例)

接下来，对比较例进行说明。

图8是表示本比较例的存储装置的立体图。

图9a及图9b是表示本比较例的存储装置的电路图。

如图8所示，本比较例的存储装置101的构成是所谓三维交叉点构造。在存储装置101中，将位线配线层bll与字线配线层wll交替地积层，且在各位线bl与各字线wl间，连接着电阻变化构件rc。

如图9a及图9b所示，在本变化例的存储装置101中，相邻的存储单元层ml间共用位线配线层bll或字线配线层wll。因此，如果向与选择单元mcs连接的选择位线施加设置电位vset，则对位于选择单元mcs所属的存储单元层ml两边的存储单元层ml中的一个也施加设置电位vset。另外，如果向与选择单元mcs连接的选择字线wls施加基准电位vs，则对位于两边的存储单元层ml中的另一个也施加基准电位vs。此时，由于施加着设置电位vset的存储单元层ml及施加着基准电位vs的存储单元层ml配置于选择单元mcs所属的存储单元层ml附近，所以与选择单元mcs间的相互作用较大。因此，产生误动作的可能性较高。

此外，在施加着设置电位vset或基准电位vs的附近的存储单元层ml中，为了缓和配线间的电压，还考虑向其他的配线施加适当的电位。但是，在存储装置101中，由于存储单元层ml共用位线配线层bll或字线配线层wll且连续地排列，所以，如果向某存储单元层ml施加电位，则为了减轻其影响，必须向其附近的存储单元层ml也施加电位，从而驱动变得极其复杂。

(第2实施方式)

接下来，对第2实施方式进行说明。

图10a及图10b是表示本实施方式的存储装置的设置动作的电路图。

图11是表示本实施方式的存储装置的复位动作的电路图。

图12是表示本实施方式的存储装置的动作的时序流程图。

如图10a及图10b所示，在本实施方式的存储装置2中，将字线wl捆扎成3个体系。在图10a、图10b及图11中，将捆扎成3个体系的字线wl表述为字线wla、wlb、wlc。包含在1个字线配线层wll的字线wll为任意1种。

如图10a及图10b所示，在存储装置2中，将包含字线wlc的字线配线层wll、位线配线层bll、包含字线wlb的字线配线层wll依次积层(以下，表述为“wlc/bl/wlb”)，而构成1个存储单元构造体mat。在其上，设置(wlc/bl/wla)构成的存储单元构造体mat。在其上，构成(wlb/bll/wla)构成的存储单元。

这样一来，在存储装置2中，利用分类为3种的字线配线层wll中的2种字线配线层wll及1层位线配线层bll，构成存储单元构造体mat。此时，将相同种类的字线配线层wll设为不相邻。从z方向观察处于重叠位置的字线wla彼此相互连接。关于字线wlb、wlc也同样。位线bl分别独立。

然后，如图10b所示，在设置动作时，例如从字线wlb中选择1条，施加基准电位vs。此时，对其他存储单元构造体mat中的对应的字线wlb也施加基准电位vs。另外，选择任意的位线bl施加设置电位vset。由此，连接于选择字线wls与选择位线bls间的选择单元mcs被设置。在存储装置2内，能够同时地设定2条以上选择位线bls。由此，能够使2个以上的选择单元mcs同时设置。

此时，在图10b所示的例中，在选择单元mcs所属的多个存储单元构造体mat间，配置向所有字线wl及所有位线bl施加中间电位ub的存储单元构造体mat。由此，该存储单元构造体mat作为隔板发挥功能，从而能够抑制上下存储单元间的干涉。

如图11所示，复位动作时也一样。例如，从字线wlb中选择1条，施加复位电位vreset。该复位电位vreset也施加到其他存储单元构造体mat的对应的字线wlb。另外，选择任意的位线bl施加基准电位vs。由此，将连接于选择字线wls与选择位线bls间的选择单元mcs复位。与所述设置动作同样地，通过选择多条位线bl，能够使多个选择单元mcs同时复位。此时，通过使仅施加着中间电位ub的存储单元构造体mat介隔在选择单元所属的存储单元构造体mat间，该存储单元构造体mat成为隔板，能够抑制存储单元间的干涉。其结果，抑制存储单元的误动作，且动作稳定。

如图12所示，在本实施方式中，在设置动作及读出动作中，将向字线wla、字线wlb、字线wlc、位线bl施加特定的电位的时刻设为几乎同时。关于复位动作也相同。

接下来，对本实施方式的效果进行说明。

在本实施方式中，通过将字线wl汇总成3个体系，能够在包含选择单元的存储单元构造体mat间，配置仅施加着中间电位的存储单元构造体mat。由此，仅施加着中间电位的存储单元构造体mat作为隔板发挥功能，从而能够使存储单元的动作进一步稳定化。

此外，在所述第1及第2实施方式中，表示了将字线wl捆扎成2个体系或3个体系的例子，但并不限定于此，也可捆扎成4个体系以上。另外，即便在捆扎成3个体系的情况下，捆扎方式也为任意。由此，提高向各存储单元构造体mat施加电位时的自由度，且能够实现多种驱动。其结果，不会使驱动方法过度复杂或使驱动速度降低，从而能够控制存储单元构造体mat间产生的应力。

(第3实施方式)

接下来，对第3实施方式进行说明。

本实施方式是存储装置的制造方法的实施方式。在本实施方式中制造的存储装置与所述第1及第2实施方式的存储装置本质上相同，但也存在若干不同的部分。例如，在本实施方式中，在最下层形成字线wl，且由2层位线bl及其之间的字线wl形成存储单元构造体mat。

图13a～图17b是表示本实施方式的存储装置的制造方法的剖视图。

图13a及图13b表示相同的工艺，图13a表示xz剖面，图13b表示yz剖面。关于图14a～图17b也相同。

首先，如图13a及图13b所示，准备硅衬底11。然后，在硅衬底11的上层部分及上表面上形成驱动电路13。接下来，以填埋驱动电路13的方式，在硅衬底11上形成层间绝缘膜12。

接下来，在层间绝缘膜12上，使例如氮化钨(wn)、氮化钛或钛堆积，形成势垒金属层20。接下来，使例如钨(w)堆积，形成最下层的字线wl。

接下来，形成势垒金属层21。然后，使例如氮化钛硅(tisin)或氮化钽硅(tasin)堆积，形成高电阻层22。接着，使例如硅(si)或氧化硅(sio)堆积，形成离子移动层23。接下来，使例如银(ag)堆积，形成金属层24。然后，使例如氮化钨(wn)、氮化钛或钛堆积，形成势垒金属层25。接下来，使例如钨堆积，形成电极膜28。接下来，在整面上使例如氮化硅较薄地堆积，而形成衬膜30。

接下来，利用光刻法及rie(reactiveionetching：反应性离子腐蚀)法将势垒金属层20至衬膜30的积层体分断成在y方向上延伸的直线和空间状。接下来，使层间绝缘膜29堆积，而将电极膜28作为终止层实施cmp(chemicalmechanicalpolishing：化学机械研磨)等平坦化处理。

接下来，如图14a及图14b所示，使势垒金属层27、主体部26及势垒金属层27堆积，形成下层侧的位线bl。接下来，形成层间绝缘膜29。接下来，使势垒金属层27及主体部26堆积，形成上层侧的位线bl。接下来，依次形成势垒金属层25、金属层24、离子移动层23、势垒金属层20、高电阻层22、势垒金属层20、电极膜28。

接下来，如图15a及图15b所示，利用光刻法及rie法，将势垒金属层21至上层电极膜28的积层体分断成在x方向上延伸的直线和空间状。由此，势垒金属层21至下层电极膜28的积层体沿着x方向及y方向被分断成矩阵状，成为大致四角柱状的电阻变化构件rc。另外，将下层位线bl至上层电极膜28的积层体加工成在x方向上延伸的直线和空间形状。此外，最下层的字线wl保持在y方向上延伸的直线和空间形状。

接下来，如图16a及图16b所示，在整体上形成衬膜30，且由层间绝缘膜29填埋。

接下来，如图17a及图17b所示，将上层的电极膜28作为终止层实施cmp等平坦化处理。接下来，形成金属势垒层27及主体部26。由此，形成上层字线wl。接下来，形成层间绝缘膜29。

接下来，利用光刻法及rie法，将上层位线bl上的势垒金属层21至最上层的层间绝缘膜29的积层体加工成在y方向上延伸的直线和空间状。由此，势垒金属层21至上层电极膜28的积层体沿着x方向及y方向被分断成矩阵状而成为电阻变化构件rc。另外，上层字线wl加工成在y方向上延伸的直线和空间状。

以后，同样地，通过反复实施构成电阻变化构件rc的各膜的成膜、构成2层位线bl的各膜的成膜、在x方向上延伸的直线和空间的加工、构成电阻变化构件rc的各膜的成膜、构成字线wl的各膜的成膜、在y方向上延伸的直线和空间的加工而制造本实施方式的存储装置。

根据本实施方式，能够有效地制造如所述第1及第2实施方式中说明的存储装置。

根据以上说明的实施方式，能够实现动作稳定的存储装置。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能够以其他多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。