本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术：
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
由于技术节点的不断缩小，应用高k介电层可以在保持栅电容不变的情况下，增大栅极介电层薄膜的物理厚度，从而达到降低栅极介电层漏电流、提高器件可靠性的目的。对于finfet器件，通常在高k介电层沉积后执行后沉积退火(pda)以改善高k介电层的质量，提高nmos器件的正偏压温度不稳定性(positivebiastemperatureinstability，简称pbti)，由于退火过程中能够降低氧空穴。但是在退火过程中，高k介电层(例如，hfo2)会从顶面到底部逐渐结晶，如果晶粒大小(crystalsize)太大，将会存在沿晶界的漏电路径(leakagepath)，例如，当晶粒尺寸增加到大于5nm时，栅极漏电显著增大。因此，如何在退火过程中控制高k介电层的结晶是目前面临的难题之一。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
技术实现要素：
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一方面一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成高k介电层；
在所述高k介电层中掺杂过渡金属元素；
进行第一退火处理。
进一步，在所述半导体衬底上形成有栅极沟槽，所述高k介电层形成在所述栅极沟槽的底部和侧壁上。
进一步，在所述高k介电层中掺杂所述过渡金属元素的方法包括以下步骤：
在所述高k介电层的表面形成过渡金属层，所述过渡金属层包括所述过渡金属元素；
进行第二退火处理，其中，所述第二退火处理使所述过渡金属层中的所述过渡金属元素扩散进入所述高k介电层内；
去除所述过渡金属层。
进一步，在形成所述过渡金属层之前，还包括在所述高k介电层的表面形成绝缘层的步骤，在所述去除所述过渡金属层之后以及所述第一退火处理之前将所述绝缘层去除。
进一步，所述过渡金属元素掺杂在所述高k介电层的表层中。
进一步，所述过渡金属元素包括mo和/或ta。
进一步，所述过渡金属层的厚度范围为20埃～80埃，和/或，所述绝缘层的厚度范围为5埃～20埃。
进一步，所述第一退火的温度范围为700℃～900℃，和/或，所述第二退火处理的温度范围为60℃～150℃。
进一步，在所述第一退火处理之后，还包括以下步骤：
在所述高k介电层的表面依次共形沉积形成覆盖层和保护层；
进行第三退火处理；
去除所述保护层。
本发明另一方面提供一种半导体器件，包括：
半导体衬底，在所述半导体衬底上形成有高k介电层；
在所述高k介电层中掺杂有过渡金属元素。
进一步，在所述半导体衬底上形成有栅极沟槽，所述高k介电层形成在所述栅极沟槽的底部和侧壁上。
进一步，所述过渡金属元素掺杂在所述高k介电层的表层中。
进一步，所述过渡金属元素包括mo和/或ta。
本发明再一方面提供一种电子装置，所述电子装置包括前述的半导体器件。
根据本发明的制造方法，在所述高k介电层中掺杂过渡金属元素(例如mo和/或ta)，所述过渡金属元素在第一退火的过程中抑制高k介电层的结晶，在高k介电层中形成立方相(cubicphase)和更小的晶粒尺寸，因此，本发明的方法能够降低栅极漏电，提高器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1a至图1d示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图3示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了解决前述的技术问题，提高器件的性能，本发明实施例中提供一种半导体器件的制造方法，如图2所述，所述方法主要包括：
步骤s1，提供半导体衬底，在所述半导体衬底上形成高k介电层；
步骤s2，在所述高k介电层中掺杂过渡金属元素；
步骤s3，进行第一退火处理。
根据本发明的制造方法，在所述高k介电层中掺杂过渡金属元素(例如mo和/或ta)，所述过渡金属元素在第一退火的过程中抑制高k介电层的结晶，在高k介电层中形成立方相(cubicphase)和更小的晶粒尺寸，因此，本发明的方法能够降低栅极漏电，提高器件的性能和良率。
具体地，下面参考图1a-图1d对本发明的半导体器件的制造方法做详细描述，其中，图1a至图1d示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
首先，执行步骤一，提供半导体衬底，在所述半导体衬底上形成栅极沟槽。
具体地，如图1a所示，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。
示例性地，所述半导体衬底包括nmos器件区和pmos器件区中的至少一个。
在一个示例中，所述半导体衬底包括nmos器件区和pmos器件区，其中，在所述nmos器件区中形成有栅极沟槽1021，在所述pmos器件区中形成有栅极沟槽1022。
示例性地，本发明的半导体器件为finfet器件，则在所述nmos器件区内的半导体衬底上形成有第一鳍片结构，在每个所述pmos器件区内的半导体衬底上形成有第二鳍片结构，所述栅极沟槽1021露出部分所述第一鳍片结构的表面，栅极沟槽1022露出部分所述第二鳍片结构的表面。
在一个示例中，以finfet器件为例，为了获得如图1a所示的结构，可以执行以下步骤a1至a5：
首先，执行步骤a1，在半导体衬底上形成多个鳍片结构，例如，在所述半导体衬底上的所述nmos器件区和所述pmos器件区内分别形成有第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于刻蚀半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(sadp)工艺实施所述图案化过程；刻蚀半导体衬底以在其上形成鳍片结构。
随后，还可执行步骤a2，沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(harp)氧化物，具体可以为氧化硅。
然后回刻蚀所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。具体地，回刻蚀所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
接着，执行步骤a3，形成横跨所述第一鳍片结构的第一伪栅极结构和横跨第二鳍片结构的第二伪栅极结构，其中伪栅极结构均包括伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的伪栅极结构，是指在鳍片结构的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如sio2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构和第二伪栅极结构。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜刻蚀所述伪栅极材料层，最后去除光刻胶层。
之后，还可选择性地，在所述第一伪栅极结构和第二伪栅极结构的侧壁上形成偏移侧墙(spacer)。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用刻蚀方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
可选地，对第一伪栅极结构以及第二伪栅极结构两侧执行ldd离子注入步骤并活化。
可选地，在所述伪栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用刻蚀方法形成间隙壁。
接着，执行步骤a4，执行源漏注入，并在前述的第一伪栅极结构的两侧的第一鳍片结构中形成nmos器件的源/漏极，在第二伪栅极结构的两侧的第二鳍片结构中形成pmos器件的源/漏极。
在一个示例中，还包括步骤：在第一伪栅极结构和第二伪栅极结构两侧源/漏极的区域生长应力层，在cmos晶体管中，通常在nmos晶体管上形成具有拉应力的应力层，在pmos晶体管上形成具有压应力的应力层，cmos器件的性能可以通过将所述拉应力作用于nmos，压应力作用于pmos来提高。现有技术中在nmos晶体管中通常选用sic作为拉应力层，在pmos晶体管中通常选用sige作为压应力层。
较佳地，生长所述sic作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述sige层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成sige层。更优选，在所述衬底中形成“∑”形凹槽。
接着，执行步骤a5，沉积层间介电层101并平坦化，以填充各个伪栅极结构之间的间隙。
具体地，沉积层间介电层101并平坦化，平坦化所述对层间介电层101至第一伪栅极结构和第二伪栅极结构的顶部。
其中，所述层间介电层101可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层可以选用sio2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
之后，去除第一伪栅极结构和第二伪栅极结构，包括依次去除伪栅极介电层和伪栅极材料层，以在nmos器件区的半导体衬底100上形成栅极沟槽1021，在pmos器件区的半导体衬底100上形成栅极沟槽1022，该nmos器件区内的栅极沟槽在所述第一鳍片结构的延伸方向上露出部分所述第一鳍片结构，pmos器件区的栅极沟槽在所述第二鳍片结构的延伸方向上露出部分所述第二鳍片结构。
示例性地，在半导体衬底100表面上的层间介电层101中形成栅极沟槽1021和栅极沟槽1022。
完成上述步骤进而获得如图1a所示的结构。
接着，执行步骤二，在所述栅极沟槽的底部和侧壁上形成高k介电层。
具体地，如图1b所示，在nmos器件区的栅极沟槽1021和所述pmos器件区的栅极沟槽1022的侧壁和底部均形成高k介电层104，进一步地，该高k介电层覆盖层间介电层101的表面。
高k介电层104的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(cvd)、原子层沉积法(ald)或者物理气相沉积法(pvd)等适合的工艺形成高k介电层104。
可选地，高k介电层104的厚度范围为10埃至30埃，也可以为其他适合的厚度，在此不做具体限定。
在一个示例中，在形成所述高k介电层104之前，在所述栅极沟槽的底部形成界面层103。示例性地，在所述pmos器件区的所述栅极沟槽1022和nmos器件区的所述栅极沟槽1021底部均形成界面层103，形成界面层(il))103的作用是改善高k介电层与半导体衬底之间的界面特性。
il层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学氧化、化学气相沉积(cvd)、原子层沉积(ald)或者物理气相沉积(pvd)等适合的工艺形成界面层。
界面层103的厚度可根据实际工艺需要进行合理设定，例如，界面层103的厚度范围可以为5埃至10埃。
接着，执行步骤三，在所述高k介电层的表面形成绝缘层。
示例性地，如图1c所示，在所述高k介电层104的表面共形沉积形成绝缘层105。
所述绝缘层105的材料可以为本领域技术人员熟知的任何适合的材料，绝缘层可使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，本实施例中，所述绝缘层105的材料较佳地包括氧化硅。
可以使用诸如化学气相沉积(cvd)、原子层沉积(ald)或者物理气相沉积(pvd)等适合的沉积工艺形成所述绝缘层。本实施例中，较佳地使用原子层沉积方法沉积所述绝缘层。
其中，所述绝缘层105的厚度可以为任意适合的厚度，例如所述绝缘层105的厚度范围为5埃～20埃，例如，5埃、10埃、15埃、20埃等。
接着，执行步骤四，在所述高k介电层的表面形成过渡金属层，所述过渡金属层包括所述过渡金属元素。
在一个示例中，在所述高k介电层的表面形成过渡金属层，所述过渡金属层包括所述过渡金属元素。
在另一个示例中，继续如图1c所示，在所述绝缘层105的表面上共形沉积形成过渡金属层106，其中，所述过渡金属层包括过渡金属元素。
可选地，所述过渡金属元素可以为本领域技术人员熟知的任何适合的过渡金属元素，本实施例中，较佳地，所述过渡金属元素包括(钼)mo和/或钽(ta)。
示例性地，所述过渡金属层为mo层，或者，所述过渡金属层为ta层。
过渡金属层可通过低压化学气相沉积(lpcvd)、等离子体辅助化学气相沉积(pecvd)、金属有机化学气相沉积(mocvd)及原子层沉积(ald)或其它先进的沉积技术形成。
可选地，所述过渡金属层106的厚度范围可以为20埃～80埃，例如，20埃、30埃、40埃、50埃、60埃、70埃等。
接着，执行步骤五，进行退火处理，其中，所述退火处理使所述过渡金属层中的过渡金属元素扩散进入所述高k介电层内，以在所述高k介电层中掺杂过渡金属元素。
示例性地，通过本步骤的退火处理使所述过渡金属层中的过渡金属元素扩散进入所述高k介电层内，进一步地，所述过渡金属元素向下扩散进入高k介电层的表层，使所述高k介电层的表层掺杂过渡金属元素。
其中，在所述过渡金属层和所述高k介电层之间设置绝缘层，该绝缘层的存在可以控制过渡金属元素扩散进入到高k介电层中的深度，以控制过渡金属元素扩散进入到高k介电层的表层，并且使工艺窗口更大。
在一个示例中，本步骤的退火处理较佳地为低温退火处理，其退火温度范围可以为60℃～150℃，例如，60℃、80℃、100℃、120℃等。
进一步地，退火处理的时间可以为任何适合的时间，该时间也应该充足的使高k介电层中有过渡金属元素扩散进入，示例性地，所述退火处理的时间可以为1min～20min，例如，5min、10min、15min等。
本步骤中使用低温退火处理，其主要用于使过渡金属元素向下扩散进入高k介电层，并且由于问题比较低，不会使高k介电层出现结晶和晶粒长大的问题。
通过本步骤的退火处理使高k介电层中掺杂了过渡金属元素，例如mo和/或ta。
其中，对于本领域技术人员熟知的其他的可以使高k介电层中掺杂有过渡金属元素的方法也可适用于本发明，例如，可以使用离子注入的方法。
接着，执行步骤六，依次去除所述过渡金属层和所述绝缘层
具体地，如图1d所示，依次去除所述过渡金属层和所述绝缘层，以露出所述高k介电层104。
可使用干法刻蚀或者湿法刻蚀的刻蚀方法依次去除过渡金属层和所述绝缘层。
干法刻蚀工艺包括但不限于：反应离子刻蚀(rie)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个rie步骤进行干法刻蚀。
示例性地，也可首先使用可侵蚀过渡金属层，但不侵蚀绝缘层的刻蚀剂刻蚀去除过渡金属层，再使用可侵蚀绝缘层，但不侵蚀高k介电层的刻蚀剂刻蚀去除绝缘层。
接着，执行步骤七，进行退火处理。
本步骤的退火处理可以为本领域技术人员熟知的任何适合的退火方法，例如快速热退火、炉管退火、峰值退火(spikeanneal)等。例如退火温度范围为700℃～900℃，例如，700℃、750℃、800℃、850℃、900℃等，退火时间30s～600s，该退火处理被称为后沉积退火(pda)。
其中，由于过渡金属元素(mo和/或ta)扩散进入高k介电层中，尤其是扩散进入高k介电层的表层，因此，在本步骤的退火过程中，过渡金属元素可以抑制高k介电层的结晶，在高k介电层中形成立方相(cubicphase)和更小的晶粒尺寸，在晶粒尺寸更小时可以避免产生沿晶界的漏电路径，因此能够降低栅极漏电。
示例性地，在过渡金属元素(mo和/或ta)仅掺杂在所述高k介电层104的表层时，在退火过程中，过渡金属元素可以抑制高k介电层表层的结晶，在高k介电层的表层内形成立方相(cubicphase)和更小的晶粒尺寸，而还可能使表层以下的未掺杂过渡金属元素的高k介电层在退火过程中结晶而获得纯晶向。
随后，还可进行以下步骤b1至b3：
首先，执行步骤b1，在所述高k介电层的表面依次共形沉积形成覆盖层和保护层。
在一个示例中，还可选择性地在高k介电层104的表面上共形沉积形成覆盖层(未示出)，其中形成覆盖层的步骤还可以之后的去除保护层的步骤之后进行。
覆盖层的材料可以为la2o3、al2o3、ga2o3、in2o3、moo、pt、ru、tacno、ir、tac、mon、wn、tixn1-x或者其他适合的薄膜层。
保护层的材料为无定形半导体材料。其中，所述无定形半导体材料包括无定形硅(a-si)或者无定形锗(a-ge)，也可以为其他适合的无定形半导体材料，本实施例中，保护层的材料较佳地包括a-si。
形成保护层的方法包括化学气相沉积法(cvd)，如低温化学气相沉积(ltcvd)、低压化学气相沉积(lpcvd)、快热化学气相沉积(ltcvd)、等离子体化学气相沉积(pecvd)，也可使用例如溅镀及物理气相沉积(pvd)等一般相似方法。
其中，形成的保护层的厚度范围为40埃至120埃，也可以为其他适合的厚度，在此不做具体限定。
接着，执行步骤b2，进行退火处理。
该退火处理的作用在于改善高k介电层和界面层等膜层的质量。
可选地，所述退火处理的温度范围为900℃～1100℃，也可以为其他适合的温度。
该退火处理可以使用任何适合的退火方法，例如炉管退火、峰值退火(spikeanneal)、激光退火(laseranneal)、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用峰值退火或激光退火。
接着，执行步骤b3，去除所述保护层。
可以使用本领域技术人员熟知的任何适合的方法去除所述保护层，包括但不限于干法刻蚀或者湿法刻蚀的方法。
在一个示例中，所述保护层的材料包括无定形硅，则可以使用包括四甲基氢氧化铵或氢氧化铵的刻蚀剂湿法刻蚀去除所述保护层。
示例性地，去除所述保护层时，所述刻蚀剂的温度范围为25℃～75℃。
最后，进行常规的金属栅极结构工艺，在一个示例中，进行工艺步骤c1至步骤c5：
步骤c1，在所述nmos器件区和所述pmos器件区内的所述栅极沟槽的底部和侧壁上形成第一扩散阻挡层；
具体地，第一扩散阻挡层也可选择性设置，第一扩散阻挡层的材料可以选择为但不限于tan、ta、taal或者其他适合的薄膜层。本实施例中，第一扩散阻挡层的材料使用tan。可以采用cvd、ald或者pvd等适合的工艺形成第一扩散阻挡层。第一扩散阻挡层的厚度范围为0埃至20埃。
在一个示例中，在所述覆盖层表面上共形沉积形成第一扩散阻挡层。
步骤c2，在所述pmos器件区内的所述栅极沟槽的底部和侧壁上形成p型功函数层，所述p型功函数层位于所述第一扩散阻挡层表面上；
具体地，p型功函数层其材料可以选择为但不限于tixn1-x、tac、mon、tan或者它们的组合或者其他适合的薄膜层。本实施例中，p型功函数层选用tin。可以采用cvd、ald或者pvd等适合的工艺形成p型功函数层。p型功函数层的厚度范围为10埃至580埃，但并不限于该数值范围。
步骤c3，在所述nmos器件区和所述pmos器件区内的所述栅极沟槽的底部和侧壁上形成n型功函数层(未示出)，其中，在nmos器件区内所述n型功函数层位于所述第一扩散阻挡层表面上，所述pmos器件区内所述n型功函数层位于所述p型功函数层表面上；
n型功函数层的材料可以选择为但不限于taalc、tac、ti、al、tixal1-x或者其他适合的薄膜层。n型功函数层的材料较佳地为tial。可以采用cvd、ald或者pvd等适合的工艺形成n型功函数层。n型功函数层的厚度范围可以为10埃至80埃。
步骤c4，在所述nmos器件区和所述pmos器件区内的所述栅极沟槽的底部和侧壁上形成第二扩散阻挡层，所述第二扩散阻挡层位于所述n型功函数层表面上。
第二扩散阻挡层也可选择性设置，第二扩散阻挡层的材料可以选择为但不限于tan、ta、taal或者其他适合的薄膜层。
形成上述膜层后，还可进行平坦化工艺，例如化学机械研磨等，停止于层间介电层的表面上，以将层间介电层的表面上多余的膜层去除。
步骤c5，在所述nmos器件区和所述pmos器件区内的所述栅极沟槽中填充栅电极层，以最终在pmos器件区形成第一金属栅极结构和在nmos器件区形成第二金属栅极结构。
示例性地，栅电极层填充满栅极沟槽，并覆盖层间介电层101的表面，再进行平坦化步骤停止于层间介电层的表面。
栅电极层的材料可以选择为但不限于al、w或者其他适合的薄膜层。可以采用cvd、ald或者pvd等适合的工艺形成栅电极层。
至此完成了对本发明的半导体器件的制造方法的详细描述，对于完整的器件的制作还可能需要其他的工艺步骤，在此不做赘述。
综上所述，根据本发明的制造方法，在所述高k介电层中掺杂过渡金属元素(例如mo和/或ta)，所述过渡金属元素在pda退火的过程中抑制高k介电层的结晶，在高k介电层中形成立方相(cubicphase)和更小的晶粒尺寸，因此，本发明的方法能够降低栅极漏电，提高器件的性能和良率。
实施例二
本发明还提供一种半导体器件，所述半导体器件由前述的实施例一中的制造方法制备获得。
下面参考图1d对本发明的半导体器件的结构做详细描述。其中，本实施例中主要以finfet器件为例。
具体地，本发明的半导体器件包括半导体衬底100。
具体地，如图1a所示，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。
示例性地，所述半导体衬底包括nmos器件区和pmos器件区中的至少一个。
在一个示例中，所述半导体衬底包括nmos器件区和pmos器件区，其中，在所述nmos器件区中形成有栅极沟槽1021，在所述pmos器件区中形成有栅极沟槽1022。
示例性地，本发明的半导体器件为finfet器件，则在所述nmos器件区内的半导体衬底上形成有第一鳍片结构，在每个所述pmos器件区内的半导体衬底上形成有第二鳍片结构，所述栅极沟槽1021露出部分所述第一鳍片结构的表面，栅极沟槽1022露出部分所述第二鳍片结构的表面。
在一个示例中，在栅极沟槽1021中形成有第一金属栅极结构(未示出)，在所述栅极沟槽1022中形成有第一金属栅极结构(未示出)。
在一个示例中，所述第一金属栅极结构横跨第一鳍片结构，所述第二金属栅极结构横跨第二鳍片结构。
在一个示例中，在所述半导体衬底100的表面上形成有层间介电层101，所述栅极沟槽形成在所述层间介电层101中。
在一个示例中，在所述第一金属栅极结构和所述第二金属栅极结构的侧壁上形成有间隙壁。
所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
在一个示例中，在第一金属栅极结构和第二金属栅极结构两侧源/漏极的区域生长应力层，在cmos晶体管中，通常在nmos晶体管上形成具有拉应力的应力层，在pmos晶体管上形成具有压应力的应力层，cmos器件的性能可以通过将所述拉应力作用于nmos，压应力作用于pmos来提高。现有技术中在nmos晶体管中通常选用sic作为拉应力层，在pmos晶体管中通常选用sige作为压应力层。
较佳地，生长所述sic作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述sige层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成sige层。更优选，在所述衬底中形成“∑”形凹槽。
示例性地，所述半导体衬底上形成有高k介电层104。
在一个示例中，在所述半导体衬底上形成有栅极沟槽，所述高k介电层形成在所述栅极沟槽的底部和侧壁上，例如，高k介电层形成在栅极沟槽1021和栅极沟槽1022的底部和侧壁上。
高k介电层104的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。
可选地，高k介电层104的厚度范围为10埃至30埃，也可以为其他适合的厚度，在此不做具体限定。
在一个示例中，在所述高k介电层104和半导体衬底100之间还设置有界面层103。
il层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学氧化、化学气相沉积(cvd)、原子层沉积(ald)或者物理气相沉积(pvd)等适合的工艺形成界面层。
界面层103的厚度可根据实际工艺需要进行合理设定，例如，界面层103的厚度范围可以为5埃至10埃。
进一步地，在所述高k介电层104中掺杂有过渡金属元素。进一步地，所述过渡金属元素掺杂在所述高k介电层的表层中。
可选地，所述过渡金属元素可以为本领域技术人员熟知的任何适合的过渡金属元素，本实施例中，较佳地，所述过渡金属元素包括(钼)mo和/或钽(ta)。
其中，由于高k介电层中掺杂有过渡金属元素(mo和/或ta)，因此，在退火过程中，过渡金属元素可以抑制高k介电层的结晶，在高k介电层中形成了立方相(cubicphase)和更小的晶粒尺寸，在晶粒尺寸更小时可以避免产生沿晶界的漏电路径，因此能够降低栅极漏电。
示例性地，在过渡金属元素(mo和/或ta)仅掺杂在所述高k介电层104的表层时，在退火过程中，过渡金属元素可以抑制高k介电层的结晶，在高k介电层的表层内形成立方相(cubicphase)和更小的晶粒尺寸。
在一个示例中，所述第一金属栅极结构包括依次形成在所述栅极沟槽1021底部和侧壁上的高k介电层104、覆盖层、第一扩散阻挡层、n型功函数层、第二扩散阻挡层以及填充所述栅极沟槽的栅电极层，以及形成所述高k介电层104和半导体衬底100之间的界面层103。
在一个示例中，所述第二金属栅极结构包括依次形成在所述栅极沟槽1022底部和侧壁上的高k介电层104、覆盖层、第一扩散阻挡层、p型功函数层、n型功函数层、第二扩散阻挡层以及填充所述栅极沟槽的栅电极层，以及形成所述高k介电层104和半导体衬底100之间的界面层103。
具体地，第一扩散阻挡层也可选择性设置，第一扩散阻挡层的材料可以选择为但不限于tan、ta、taal或者其他适合的薄膜层。第一扩散阻挡层的厚度范围为0埃至20埃。
p型功函数层其材料可以选择为但不限于tixn1-x、tac、mon、tan或者它们的组合或者其他适合的薄膜层。本实施例中，p型功函数层选用tin。p型功函数层的厚度范围为10埃至580埃，但并不限于该数值范围。
n型功函数层的材料可以选择为但不限于taalc、tac、ti、al、tixal1-x或者其他适合的薄膜层。n型功函数层的厚度范围可以为10埃至80埃。
第二扩散阻挡层也可选择性设置，第二扩散阻挡层的材料可以选择为但不限于tan、ta、taal或者其他适合的薄膜层。
栅电极层的材料可以选择为但不限于al、w或者其他适合的薄膜层。
由于本发明的半导体器件在高k介电层中掺杂有过渡金属元素(例如mo和/或ta)，可以在退火过程中抑制高k介电层的结晶，形成立方相和更小的晶粒尺寸，因此，本发明的高k介电层中的晶界中的漏电路径明显减少，有效防止栅极漏电，具有更高的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、数码相框、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件包括：
半导体衬底，在所述半导体衬底上形成有高k介电层；
在所述高k介电层中掺杂有过渡金属元素。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。