功率半导体芯片，包括该芯片的子模组及压接式封装模块的制作方法

本发明涉及电力电子技术领域，尤其是涉及一种功率半导体芯片，包括该芯片的子模组及压接式封装模块。

背景技术：

随着技术的发展以及应用领域的不断扩展，功率半导体器件在现代电力电子技术中占据着越来越重要的地位。目前，功率半导体器件正向高频化、大功率化、智能化和模块化方向发展。其中，作为功率半导体器件应用的关键技术，如何实现功率半导体模块的大功率容量成为当前该技术领域内研发的重点方向。为了实现功率半导体模块的大功率容量，现有技术通常采用将数十个芯片进行并联的压接式封装技术，即一个模块内部有数十个子模组。这种结构将导致各个子模组间的压力难以均衡，且难以实现各子模组间界面的均衡接触，因此无论模块的结构还是封装工艺均很复杂，且模块的成品率难以提高，难以实现批量制造。

在现有技术中，主要有以下两篇文献与本发明申请相关：

文献1为本申请人于2014年12月15日申请，并于2015年03月25日公开，公开号为cn104465549a的中国发明专利申请《一种功率半导体模块》。该申请公开了一种功率半导体模块，包括：相对设置的外壳上盖和外壳底座，外壳底座设置有多个定位凸台；设置在外壳上盖和外壳底座之间的整体定位装置，整体定位装置设置有与定位凸台的数目相同且位置相同的定位方格。该申请公开的功率半导体模块通过整体定位装置和定位凸台配合定位，能够保证将每个芯片置于合适的位置，可以利用机器自动化地向定位方格中放置芯片，从而使得生产效率大为提高。虽然该发明虽然提出了一种方形封装结构，内部采用定位方格来实现对芯片的定位，然而其芯片的数量与常规压接式igbt没有差别，结构依然复杂，此外由于芯片数量众多，在压接过程中依然存在压力不均衡的问题。

文献2为本申请人于2015年07月10日申请，并于2015年11月11日公开，公开号为cn105047653a的中国发明专利申请《igbt子模组单元及其封装模块》。该申请公开了一种igbt子模组单元及其封装模块，用于解决现有压接型igbt封装结构中辅助发射极回路的杂散参数不一致的技术问题。该igbt子模组单元包括：igbt芯片；发射极钼片，其一面与igbt芯片的发射极的部分相接触；集电极钼片，其一面与igbt芯片的集电极接触；第一导电件，其一端与igbt芯片的发射极接触；安装底座，其上设置有用于容纳发射极钼片的第一孔洞和用于使第一导电件从中穿过的第二孔洞，安装底座的第一孔洞的边缘上还设置有卡接部件。虽然该发明提出了一种子模组单元结构，对各个子模组采用辅助定位装置实现对栅极弹簧以及子模组安装时的定位，但这种结构容易造成子模组自身结构过于复杂，进而增加了模块的复杂性，降低了模块的可制造性与长期可靠性。

技术实现要素：

有鉴于此，本发明的目的在于提供一种功率半导体芯片，包括该芯片的子模组及压接式封装模块，以解决现有模块难以实现子模组间的压力均衡及界面的均衡接触，以及结构和工艺复杂，成品率难以提高，难以实现批量制造的技术问题。

为了实现上述发明目的，本发明具体提供了一种功率半导体芯片的技术实现方案，一种功率半导体芯片，包括：

终端区，以及位于所述终端区内的有效区，所述有效区内设置有发射极区和栅极区。所述栅极区包括栅极电极、栅极母线，以及位于所述栅极电极外周的若干个外围栅极，所述栅极电极位于所述外围栅极包围成的区域中心，所述栅极电极与所述外围栅极通过所述栅极母线相连。所述外围栅极包围成的区域被所述栅极母线分隔成大小相同的若干个子区域，该子区域内布置有发射极电极。所述外围栅极之间设置有断点，所述断点以中心对称和/或轴对称结构分布，位于所述外围栅极包围区域内和所述外围栅极外的发射极区通过所述断点连通。

优选的，所述芯片采用方形中心对称结构，所述发射极电极采用方形结构，所述外围栅极包围成的区域为方形区域。所述断点关于所述栅极电极呈中心对称结构分布和/或关于所述栅极母线呈轴对称结构分布。

优选的，所述芯片采用正方形中心对称结构，所述发射极电极采用正方形结构，若干个所述外围栅极包围成的区域为正方形区域。

优选的，所述外围栅极包围成的区域被所述栅极母线分隔成四个大小相同的正方形子区域，每个子区域均存在一个断点，所有的断点关于所述栅极电极呈中心对称结构分布。

优选的，所述断点位于所述正方形区域的四个顶角位置。

本发明还具体提供了另一种功率半导体芯片的技术实现方案，一种功率半导体芯片，包括：

终端区，以及位于所述终端区内的有效区，所述有效区内设置有发射极区和栅极区。所述发射极区内设置有发射极电极，所述栅极区包括栅极电极，及设置于所述发射极电极外周的外围栅极。所述外围栅极的一端通过所述栅极电极相互连接，所述外围栅极的另一端之间设置有断点，位于所述外围栅极包围区域内和所述外围栅极外的发射极区通过所述断点连通。

优选的，所述栅极电极位于所述芯片的边角位置。

优选的，所述断点位于所述芯片上与所述栅极电极相对的边角位置。

优选的，所述芯片采用方形中心对称结构，所述发射极电极采用方形结构，所述外围栅极包围成的区域为方形区域。

优选的，所述芯片采用正方形中心对称结构，所述发射极电极采用正方形结构，所述外围栅极包围成的区域为正方形区域。

优选的，在所述终端区与所述栅极区之间的过渡区设置有等位环接触圈。

优选的，所述发射极电极与所述等位环接触圈的高度相同，所述发射极电极的高度高于所述栅极电极、栅极母线以及外围栅极的高度。

优选的，所述子区域为元胞区，所述元胞区包括两个以上的元胞，所述元胞的正面为由p^-基区与n⁺源极区构成的u型结构，所述发射极电极从所述芯片的表面延伸至所述u型结构的内底部，n-衬底包围所述u型结构除顶部以外的其余部分。

优选的，所述栅极区及所述等位环接触圈的下方为p⁺总线区，所述p⁺总线区的结深大于所述p^-基区的结深，所述p⁺总线区的掺杂浓度高于所述p^-基区的掺杂浓度。

优选的，所述p⁺总线区与所述发射极电极通过所述外围栅极的断点处，并由所述等位环接触圈实现连接。

优选的，所述芯片正面的发射极区和栅极区通过金属化工艺形成第一金属化层，在所述第一金属化层上设置有介质层，所述介质层的范围与所述芯片一致。在所述介质层中设置有介质层通孔，所述介质层通孔的范围不超出由所述发射极区和栅极区组成的电极区。

优选的，在所述介质层上设置有第二金属化层，所述第二金属化层通过所述介质层通孔实现与所述第一金属化层的连接。所述第二金属化层的范围大于所述介质层通孔的范围，且不超出由所述发射极区和栅极区组成的电极区。

优选的，所述介质层在垂向位于所述芯片的多晶硅栅上方，所述介质层在水平方向上与所述元胞的沟道保持1～15μm的间隔。

优选的，所述介质层通孔的形状与所述元胞的形状一致，所述介质层通孔的横向尺寸大于所述元胞的宽度。

优选的，所述第一金属化层的厚度为1～10μm。

优选的，所述介质层的厚度为2～9μm。

优选的，所述第二金属化层的厚度为5～20μm。

优选的，所述介质层为形成过程温度低于400℃的低温氧化层。

本发明还另外具体提供了一种子模组的技术实现方案，一种子模组，包括：

上钼片、下钼片，以及如上第一种技术方案所述的芯片。所述上钼片设置于所述芯片的上表面，所述上钼片通过上烧结层与所述芯片相连。所述下钼片设置于所述芯片的下表面，所述下钼片通过下烧结层与所述芯片相连。所述上钼片的中心处设置有用于栅极电极引出的通孔。在所述子模组的外围还设置有绝缘保护环，所述绝缘保护环覆盖所述芯片的终端区，所述绝缘保护环的下表面高于所述下钼片的下表面，所述绝缘保护环的上表面高于所述上钼片的上表面。

本发明还具体提供了另一种子模组的技术实现方案，一种子模组，包括：

上钼片、下钼片，以及如上另一种技术方案所述的芯片。所述上钼片设置于所述芯片的上表面，所述上钼片通过上烧结层与所述芯片相连。所述下钼片设置于所述芯片的下表面，所述下钼片通过下烧结层与所述芯片相连。在所述子模组的外围还设置有绝缘保护环，所述绝缘保护环覆盖所述芯片的终端区，所述绝缘保护环的下表面高于所述下钼片的下表面，所述绝缘保护环的上表面高于所述上钼片的上表面。在所述绝缘保护环上与所述栅极电极对应的位置设置有用于安装弹簧的通孔，所述弹簧用于实现所述栅极电极的引出。

本发明还另外具体提供了一种压接式封装模块的技术实现方案，一种压接式封装模块，包括：

外壳，所述外壳包括管壳，作为第一电极的管盖，以及作为第二电极的底座，所述管盖固定在所述管壳的上部，所述底座固定在所述管壳的底部，所述管壳上还设置有作为第三电极的栅极引出端；

设置在所述外壳内的两个以上子模组，所述子模组包括芯片，所述子模组通过所述管盖和底座实现并联式压接；所述外壳内还设置有pcb板，用于对各子模组的栅极电极进行互联；所述子模组的一面与所述管盖连接，所述子模组另一面的一部分与所述底座连接，另一部分与所述pcb板连接，通过pcb互联后引出至所述栅极引出端。

优选的，所述子模组与所述管盖、底座连接的界面处采用良导热导电材料进行连接或通过压力直接连接。

优选的，所述子模组还包括上钼片和下钼片，所述上钼片设置于所述芯片与底座之间，所述上钼片通过上烧结层与所述芯片相连。所述下钼片设置于所述芯片与管盖之间，所述下钼片通过下烧结层与所述芯片相连。所述上钼片的中心处设置有用于栅极电极引出的通孔。在所述子模组的外围还设置有绝缘保护环，所述绝缘保护环覆盖所述芯片的终端区，所述绝缘保护环的下表面高于所述下钼片的下表面，所述绝缘保护环的上表面高于所述上钼片的上表面。

优选的，所述底座上设置多个与所述芯片数量对应的凸台，所述凸台的大小与所述绝缘保护环的大小一致，所述凸台的中心设置有用于连接所述栅极电极的弹簧，所述弹簧同时通过栅极引线经一条或多条凹槽一引出至所述凸台的边缘。

优选的，所述凸台的中心设置有凹槽二，所述凹槽一与凹槽二内设置有绝缘介质，所述弹簧设置在所述凹槽二的绝缘介质中。所述栅极引线埋设在所述凹槽一的绝缘介质中，所述栅极引线的一端与所述弹簧的底部连接，另一端引出至所述凸台的边缘，并通过所述pcb板的栅极互联线实现连接。

优选的，所述管盖包括上盖、弹簧结构及若干个数量与所述子模组对应的台阶，所述台阶设置在所述管盖与所述子模组接触的一面，所述弹簧结构设置在所述台阶与所述上盖之间，所述台阶的位置与所述下钼片对应。

优选的，所述子模组还包括上钼片和下钼片，所述上钼片设置于所述芯片与底座之间，所述上钼片通过上烧结层与所述芯片相连。所述下钼片设置于所述芯片与管盖之间，所述下钼片通过下烧结层与所述芯片相连。在所述子模组的外围还设置有绝缘保护环，所述绝缘保护环覆盖所述芯片的终端区，所述绝缘保护环的下表面高于所述下钼片的下表面，所述绝缘保护环的上表面高于所述上钼片的上表面。在所述绝缘保护环上与所述栅极电极对应的位置设置有用于安装弹簧的通孔，所述弹簧用于实现所述栅极电极的引出。

优选的，所述底座上设置多个与所述芯片数量对应的凸台，所述凸台的大小与所述绝缘保护环的大小一致，所述凸台的边角位置设置有用于连接所述栅极电极的栅极触点，所述栅极触点同时通过栅极引线引出至所述凸台的边缘。

优选的，所述凸台边角位置与所述弹簧的对应处设置有缺口，所述栅极触点设置在所述缺口上。所述栅极引线的一端与所述栅极触点的底部连接，另一端引出至所述pcb板的栅极互联线。

优选的，所述模块的外壳采用方形封装结构。

通过实施上述本发明提供的功率半导体芯片，包括该芯片的子模组及压接式封装模块的技术方案，具有如下有益效果：

(1)本发明功率半导体芯片采用创新的拓扑结构，简化了制作工艺，能够实现大尺寸芯片的制造，进而实现芯片更高的面积利用效率以及降低封装的复杂性；

(2)本发明实现了各子模组之间的压力均衡及界面的均衡接触，提高了成品率，子模组采用绝缘胶保护环，提高了子模组的耐压稳定性，并作为栅极弹簧的定位以及子模组安装到凸台上时子模组自身的定位，省略了辅助定位装置，简化了封装结构与工艺；

(3)本发明压接式封装模块采用方形模块结构，增加了面积利用率，在相同功率的容量下能够有效地缩小体积。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1是本发明实施例1压接式封装模块的剖面结构示意图；

图2是本发明实施例2压接式封装模块中子模组的结构示意图；

图3是本发明实施例2压接式封装模块的内部结构示意图；

图4是图3中a-a’向的局部剖面结构示意图；

图5是本发明实施例2压接式封装模块中管盖的结构示意图；

图6是本发明实施例3压接式封装模块中子模组的结构示意图；

图7是本发明实施例3压接式封装模块的内部结构示意图；

图8是图7中a-a’向的局部剖面结构示意图；

图9是本发明实施例4功率半导体芯片的结构示意图；

图10是图9中a-a’向的局部剖面结构示意图；

图11是本发明实施例5功率半导体芯片的结构示意图；

图12是本发明实施例6功率半导体芯片的局部剖面结构示意图；

图13是本发明实施例6功率半导体芯片的结构俯视图；

图中：1-芯片，2-上钼片，3-下钼片，4-凸台，5-底座，6-pcb板，7-绝缘保护环，8-管壳，9-管盖，10-栅极引出端，11-栅极互联线，12-栅极引线，13-弹簧，14-凹槽一，15-绝缘介质，16-通孔，17-上烧结层，18-下烧结层，19-栅极触点，20-子模组，21-凹槽二，22-缺口，30-外壳，100-模块，101-元胞区，102-终端区，103-发射极区，104-发射极电极，105-栅极电极，106-栅极母线，107-外围栅极，108-等位环接触圈，109-多晶硅栅，110-有效区，111-栅氧化层，112-断点，201-元胞，202-栅极区，203-过渡区，204-n^-衬底，205-p^-基区，206-p⁺总线区，207-n⁺源极区，208-p⁺环，209-钝化层，301-介质层，302-第一金属化层，303-第二金属化层，304-介质层通孔，305-多晶硅窗口，901-上盖，902-弹簧结构，903-台阶。

具体实施方式

为了引用和清楚起见，将下文中使用的技术名词、简写或缩写记载如下：

pcb：printedcircuitboard，印制线路板的简称；

jte：结终端扩展的简称；

vld：横向变掺杂的简称。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如附图1至附图13所示，给出了本发明功率半导体芯片，包括该芯片的子模组及压接式封装模块的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。

实施例1

如附图1所示，一种压接式封装模块的具体实施例，模块100进一步包括：

外壳30，外壳30包括陶瓷材料的管壳8，作为第一电极的管盖9，以及作为第二电极的底座5，管盖9固定在管壳8的上部，底座5固定在管壳8的底部，管壳8上还设置有作为第三电极的栅极引出端10；

设置在外壳30内的两个以上子模组20，子模组20通过管盖9和底座5实现并联式压接；外壳30内还设置有pcb板6，用于对各子模组20的栅极电极进行互联；子模组20的一面与管盖9连接，子模组20另一面的一部分与底座5连接，另一部分与pcb板6连接，通过pcb互联后引出至栅极引出端10。

其中，第一电极作为模块100的集电极，第二电极作为模块100的发射极，第三电极作为模块100的栅极。子模组20与管盖9、底座5连接的界面处可以采用良导热导电材料进行连接或通过压力直接连接。

模块100的外壳30采用方形封装结构。方形模块封装结构相较于传统的圆形封装结构，在相同的功率容量下，提高了面积的利用率，减小模块的体积。

实施例2

如附图2所示，一种子模组20的具体实施例，在实施例1的基础上，子模组20进一步包括：上钼片2、下钼片3，以及芯片1。上钼片2设置于芯片1的上表面(芯片1与底座5之间)，上钼片2通过上烧结层17与芯片1相连。下钼片3设置于芯片1的下表面(芯片1与管盖9之间)，下钼片3通过下烧结层18与芯片1相连。上钼片2的中心处设置有用于栅极电极105引出的通孔16。上钼片2、下钼片3分别与芯片1的上、下表面通过银烧结层连接，钼片的尺寸与电极的尺寸相同，银烧结层能够提高单个芯片1的机械强度，并且能够提高芯片1的散热能力以及接触界面的长期可靠性。在子模组20的外围还设置有绝缘保护环7，绝缘保护环7覆盖芯片1的终端区102，绝缘保护环7的下表面高于下钼片3的下表面，绝缘保护环7的上表面高于上钼片2的上表面。绝缘保护环7采用硅橡胶，每个子模组20的边缘均采用硅橡胶作为保护，能够有效提高长期耐压的稳定性。另外，绝缘保护环7在为芯片1提供绝缘保护、提高耐压稳定性的同时，还能在模块100封装时起到对子模组20进行有效定位的作用。

如附图3所示，底座5上设置多个与芯片1数量对应的凸台4，凸台4的大小与绝缘保护环7的大小一致，如附图2中h1所示为凸台4的高度。凸台4的中心设置有用于连接栅极电极105的弹簧13，弹簧13同时通过栅极引线12经一条或多条凹槽一14引出至凸台4的边缘。

凸台4的中心设置有凹槽二21，凹槽一14与凹槽二21内设置有绝缘介质15，弹簧13设置在凹槽二21的绝缘介质15中。如附图4所示，r1为上钼片2的通孔直径，r2为子模组20的绝缘保护环7的内径。栅极引线12埋设在凹槽一14的绝缘介质15中，栅极引线12的一端与弹簧13的底部连接，另一端引出至凸台4的边缘，并通过pcb板6的栅极互联线11实现连接。同时，pcb板6是开孔的，套装在凸台4上，并利用凸台4实现定位。栅极引线12被包裹在凹槽一14内的绝缘介质15中。将全部的子模组20倒扣在凸台4上，然后盖上管盖9进行压接即完成模块100的封装。底座5作为第二电极(凸台4和底座5均是采用金属材料)，其上设置有多个凸台4，凸台4的大小与子模组20的绝缘保护环7大小一致，每个凸台4的中心均设置有凹槽二21，凹槽二21可以采用圆形或其它形状，并通过一条或多条条状的凹槽一14引出至凸台4的边缘。

如附图5所示，管盖9进一步包括上盖901、弹簧结构902及若干个数量与子模组20对应的台阶903，s为台阶903与下钼片3接触的一面。台阶903设置在管盖9与子模组20接触的一面，弹簧结构902设置在台阶903与上盖901之间，台阶903的位置与下钼片3对应。其中，上盖901作为模块100的第一电极，台阶903和上盖901均是采用金属材料。为了实现各子模组20间的压力均衡，管盖9设计成压力分散型结构，即管盖9与子模组20接触的一面不再是一个平面，而是与子模组20的下钼片3对应的一个个突出的凸台4，凸台4的内部还设置有弹簧13，确保所有的子模组20之间都具有良好的接触，且能够实现压力的分散与均衡。

实施例3

如附图6所示，另一种子模组20的具体实施例，在实施例1的基础上，子模组20进一步包括：上钼片2、下钼片3，以及芯片1。上钼片2设置于芯片1的上表面(芯片1与底座5之间)，上钼片2通过上烧结层17与芯片1相连。下钼片3设置于芯片1的下表面(芯片1与管盖9之间)，下钼片3通过下烧结层18与芯片1相连。在子模组20的外围还设置有绝缘保护环7，绝缘保护环7覆盖芯片1的终端区102，绝缘保护环7的下表面高于下钼片3的下表面，绝缘保护环7的上表面高于上钼片2的上表面。在绝缘保护环7上与栅极电极105对应的位置设置有用于安装弹簧13的通孔，弹簧13用于实现栅极电极105的引出。

如附图7所示，底座5上设置多个与芯片1数量对应的凸台4，凸台4的大小与绝缘保护环7的大小一致，如附图6中h2所示为凸台4的高度。凸台4的边角位置设置有用于连接栅极电极105的栅极触点19，栅极触点19同时通过栅极引线12引出至凸台4的边缘。

凸台4边角位置与弹簧13的对应处设置有缺口22，栅极触点19设置在缺口22上，如附图8中r3所示为子模组20的绝缘保护环7的内径。栅极引线12的一端与栅极触点19的底部连接，另一端引出至pcb板6的栅极互联线11，如附图8所示。

实施例4

如附图9和附图10所示，一种功率半导体芯片的具体实施例，在实施例2的基础上，芯片1进一步包括：终端区102，以及位于终端区102内的有效区110，有效区110内设置有发射极区103和栅极区202。栅极区202包括栅极电极105、栅极母线106，以及位于栅极电极105外周的若干个外围栅极107，栅极电极105位于外围栅极107包围成的区域中心，栅极电极105与外围栅极107通过栅极母线106相连。外围栅极107包围成的区域被栅极母线106分隔成大小相同的若干个子区域，该子区域内布置有发射极电极104。外围栅极107之间设置有断点112，断点112以中心对称和/或轴对称结构分布，位于外围栅极107包围区域内和外围栅极107外的发射极区103通过断点112连通。本实施例能够实现大尺寸的芯片1结构，在相同的功率容量下，大尺寸的芯片1结构降低了模块100封装的复杂性，大幅地提高了芯片1的成品率。

芯片1进一步采用方形中心对称结构，发射极电极104采用方形结构，外围栅极107包围成的区域为方形区域。断点112关于栅极电极105呈中心对称结构分布和/或关于栅极母线106呈轴对称结构分布，以便于通过多套光刻版拼接来实现大尺寸芯片1的设计。外围栅极107包围成的区域为方形区域。作为本发明一种较佳的具体实施例，芯片1采用正方形中心对称结构，发射极电极104采用正方形结构，若干个外围栅极107包围成的区域为正方形区域。外围栅极107包围成的区域被栅极母线106分隔成四个大小相同的正方形子区域，每个子区域均存在一个断点112，所有的断点112关于栅极电极105呈中心对称结构分布。作为本发明一种典型的具体实施例，断点112位于正方形区域的四个顶角位置。

在终端区102与栅极区202之间的过渡区203进一步设置有等位环接触圈108。发射极电极104与等位环接触圈108的高度相同，发射极电极104的高度高于栅极电极105、栅极母线106以及外围栅极107的高度。

子区域为元胞区101，元胞区101包括两个以上的元胞201，元胞201的正面为由p^-基区205与n⁺源极区207构成的u型结构，发射极电极104从芯片1的表面延伸至u型结构的内底部，以提高芯片1的抗闩锁能力。n-衬底204包围u型结构除顶部以外的其余部分。

栅极区202及等位环接触圈108的下方为p⁺总线区206，p⁺总线区206的结深大于p^-基区205的结深，p⁺总线区206的掺杂浓度高于p^-基区205的掺杂浓度，以改善芯片1的耐压特性与关断能力(rbsoa)。p⁺总线区206与发射极电极104通过外围栅极107的断点112处，并由等位环接触圈108实现连接。

终端区102可以是场限环、场板、jte或vld等技术中一种或几种结构的组合，在终端区102内设置有p⁺环208，终端区102的上表面形成有钝化膜209，钝化膜209可以有效地实现界面的保护，提高芯片1的耐压稳定性。此外，在附图10中，省略了n^-衬底204之下的n缓冲层、p⁺集电极区和集电极电极。

实施例5

本实施例作为另一种功率半导体芯片的具体实施例，在实施例3的基础上，芯片1包括：终端区102，以及位于终端区102内的有效区110，有效区110内设置有发射极区103和栅极区202。发射极区103内设置有发射极电极104，栅极区202包括栅极电极105，及设置于发射极电极104外周的外围栅极107。外围栅极107的一端通过栅极电极105相互连接，外围栅极107的另一端之间设置有断点112，位于外围栅极107包围区域内和外围栅极107外的发射极区103通过断点112连通，如附图11所示。

其中，栅极电极105进一步位于芯片1的边角位置，断点112进一步位于芯片1上与栅极电极105相对的边角位置。

实施例6

如附图12和附图13所示，在上述实施例1和实施例2的结构基础上，为了进一步提高芯片1在压接过程中的承压能力，芯片1的正面电极区可以采用厚金属电极结构，具体结构和形成步骤如下：

芯片1正面的发射极区103和栅极区202通过金属化工艺形成第一金属化层302，在第一金属化层302上设置有介质层(如sio2)301，介质层301的范围与所述芯片1一致，介质层301为形成过程温度低于400℃的低温氧化层。在介质层301中设置有一个以上的介质层通孔304，介质层通孔304的范围不超出由发射极区103和栅极区202组成的电极区。

在介质层301上设置有第二金属化层303，第二金属化层303通过介质层通孔304实现与第一金属化层302的连接。第二金属化层303的范围大于介质层通孔304的范围，且不超出由发射极区103和栅极区202组成的电极区。

还可以根据需要重复上述两个步骤，直到芯片1满足压接式封装的压力承受能力要求。

介质层301在垂向位于元胞201的多晶硅栅109上方，介质层301在水平方向上与元胞201的沟道保持1～15μm的间隔，如附图12中l2所示，其中l1为沟道的宽度。介质层通孔304的形状与元胞201的形状一致，介质层通孔304的横向尺寸大于元胞201的宽度。其中，第一金属化层302的厚度为1～10μm，介质层301的厚度为2～9μm，第二金属化层303的厚度为5～20μm。

上述实施例5和6所描述的芯片1尺寸可以达到现有芯片尺寸的2倍以上，大幅提高了芯片1的有效面积占比(有效面积占比＝有效区面积/芯片总面积)。同时，大尺寸的芯片1具有中心对称结构，可以通过采用多块光刻版拼接来实现，并且极大地减少了光刻版的使用数量。

本发明实施例1至实施例6描述的技术方案从芯片1-子模组20-模块100不同层面进行协同创新，通过优化的芯片结构实现大芯片设计，并对子模组的结构和工艺进行变革，最后对模块的封装结构进行简化，达到有效降低芯片数量、简化子模组，并降低模块复杂度的技术效果，大大改善了模块内部的压力均衡，提高了模块封装效率，并极大地提高了模块在应用中的长期可靠性。

通过实施本发明具体实施例描述的功率半导体芯片，包括该芯片的子模组及压接式封装模块的技术方案，能够产生如下技术效果：

(1)本发明具体实施例描述的功率半导体芯片采用创新的拓扑结构，简化了制作工艺，能够实现大尺寸芯片的制造，进而实现芯片更高的面积利用效率以及降低封装的复杂性；

(2)本发明具体实施例描述的压接式封装模块实现了各子模组之间的压力均衡及界面的均衡接触，提高了成品率，子模组采用绝缘胶保护环，提高了子模组的耐压稳定性，并作为栅极弹簧的定位以及子模组安装到凸台上时子模组自身的定位，省略了辅助定位装置，简化了封装结构与工艺；

(3)本发明具体实施例描述的压接式封装模块采用方形模块结构，增加了面积利用率，在相同功率的容量下能够有效地缩小体积。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围。