半导体封装装置及其半导体配线基板的制作方法

本发明有关于一种配线基板，尤指一种半导体配线基板及半导体封装装置。

背景技术

近年来，随着先进制程的快速发展，集成电路(integratedcircuit，ic)的设计变得更加复杂，使得以往半导体封装件的二维(2d-ic)集成电路的封装方式已无法满足既有的封装需求，于是半导体业便发展出2.5维晶片(2.5d-ic)或三维晶片(3d-ic)堆叠技术。

举例来说，2.5维集成电路的特性是将不同功能或性质的晶片各自堆叠于硅中介板(siliconinterposer)上，并通过硅中介板内部的配线与硅穿孔(through-siliconvia，tsv)彼此电连接。

然而，由于传统硅中介板内的配线方式相当密集，不仅所提供的性能与成本节省效果有限，并且在信号传输上更容易导致信号损耗及信号串扰(crosstalk)等问题。

技术实现要素：

本发明的一目的在于提供一种半导体封装装置及其半导体配线基板，用以解决以上先前技术所提到的不便与缺失，意即，不仅提高信号传输性能、降低制造成本，更可降低导致信号损耗及信号串扰的机会。

依据本发明的一实施方式，此种半导体配线基板包含一上接点层、一下接点层、一第一线路层、一第二线路层与一第一介电层。下接点层电连接上接点层。第一介电层位于第一线路层与第二线路层之间。第一线路层与第二线路层皆位于上接点层与下接点层之间，且电连接上接点层与下接点层。第一线路层包含多个第一信号线与多个第一接地线。第一信号线与第一接地线彼此交替且间隔地分布于第一线路层内。第二线路层位于第一线路层的一侧。第二线路层包含多个第二信号线与多个第二接地线。第二信号线与第二接地线交替且间隔地分布于第二线路层内。其中一第二信号线至第一线路层的正投影位于任何二个相邻的第一信号线之间。

在本发明一或多个实施方式中，其中一第一信号线至第二线路层的正投影位于任何二个相邻的第二信号线之间。

在本发明一或多个实施方式中，至少其中一第一接地线位于任何二个相邻的第一信号线之间，并且，至少其中一第二接地线位于任何二个相邻的第二信号线之间。

在本发明一或多个实施方式中，第一信号线与第一接地线以一对二的交替分布于第一线路层内，第二信号线与第二接地线以一对二的交替分布于第二线路层内。

在本发明一或多个实施方式中，至少其中一个第一接地线的线宽大于至少其中一个第一信号线的线宽。

在本发明一或多个实施方式中，任何二个相邻的第一信号线之间的间距大于任何相邻的第一信号线与第一接地线之间的间距。

在本发明一或多个实施方式中，半导体配线基板还包含一第三线路层与一第二介电层。第三线路层位于第一线路层相对第二线路层的一侧。第三线路层包含多个第三信号线与多个第三接地线。这些第三接地线与第三信号线交替且间隔地分布于第三线路层内。其中一第三信号线至第二线路层的正投影位于任何二个相邻的第二信号线之间，且其中一第三信号线至第一线路层的正投影与其中一第一信号线重叠。第二介电层位于第二线路层与第三线路层之间。

在本发明一或多个实施方式中，半导体配线基板还包含至少一屏蔽结构及一主接地区。屏蔽结构周期性地交替形成于第一线路层与第二线路层内，且连接所有第一接地线与所有第二接地线。主接地区位于上接点层与下接点层之间，电连接屏蔽结构。

在本发明一或多个实施方式中，屏蔽结构包含多个导电穿孔部。每个导电穿孔部贯穿第一介电层，且连接任何相邻的第一接地线与第二接地线。

在本发明一或多个实施方式中，屏蔽结构位于任何相邻的第一信号线与第二信号线之间。

在本发明一或多个实施方式中，多个屏蔽结构彼此平行并排于第一线路层、介电层与第二线路层所组成的一组合层内。

依据本发明的另一实施方式，此种半导体配线基板包含一主接地区、一第一线路层、一第二线路层、一介电层与至少一屏蔽结构。第一线路层包含多个第一信号线。第二线路层位于第一线路层的一侧。第二线路层包含多个第二信号线。介电层位于第一线路层与第二线路层之间。屏蔽结构周期性地交替形成于第一线路层、介电层与第二线路层内，并电连接主接地区，且位于任何相邻的第一信号线与第二信号线之间，用以屏蔽任何相邻的第一信号线与第二信号线之间的信号交换。

在本发明一或多个实施方式中，屏蔽结构包含多个第一接地线、多个第二接地线与多个导电穿孔部。这些第一接地线与这些第一信号线彼此交替地分布于第一线路层内。这些第二接地线与第二信号线彼此交替地分布于第二线路层内。每个导电穿孔部贯穿介电层，且连接任何相邻的第一接地线与该第二接地线。

在本发明一或多个实施方式中，至少其中一个第一接地线位于任何二个相邻的第一信号线之间，且至少其中一个第二接地线位于任何二个相邻的第二信号线之间。

在本发明一或多个实施方式中，第一信号线与第一接地线以一对二的交替分布于第一线路层内，该第二信号线与该第二接地线以一对二的交替分布于第二线路层内。

在本发明一或多个实施方式中，至少其中一个第一接地线的线宽大于第一信号线的线宽，且至少其中一个第二接地线的线宽大于第二信号线的线宽。

在本发明一或多个实施方式中，多个屏蔽结构彼此平行并排于第一线路层、介电层与第二线路层内。

依据本发明的另一实施方式，此种半导体封装装置包含至少一晶片半导体、一封装基板及一中介层。中介层包含上述的半导体配线基板，位于晶片半导体与封装基板之间，且电连接晶片半导体与封装基板。

综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，其至少具有下列优点：

1、提高此半导体配线基板的各层内的配线可绕度，进而得以提高表面接点数量及信号传输性能；

2、降低半导体配线基板发生信号损耗及信号串扰的机会；以及

3、降低原设计的既有基板层数，有效降低其整体厚度，进而降低制造成本。

以上所述仅是用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关附图中详细介绍。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1依照本发明一实施方式的半导体配线基板的局部剖视图；

图2a绘示本发明一实施方式的半导体配线基板中的数个线路层的局部示意图；

图2b绘示本发明一实施方式的半导体配线基板的数个线路层的局部示意图；

图3绘示依照本发明一实施方式的半导体配线基板的其中二个线路层的局部示意图；

图4绘示依照本发明一实施方式的半导体配线基板的其中二个线路层的局部示意图；

图5绘示依照本发明一实施方式的半导体配线基板内的线路层的局部上视图；

图6绘示图5依据线段a-a而成的剖面图；以及

图7绘示依照本发明一实施方式的半导体封装装置的剖视图。

具体实施方式

以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。

图1依照本发明一实施方式的半导体配线基板10的局部剖视图。如图1所示，在本实施方式中，此半导体配线基板10包含一上接点层20、一下接点层30、多个线路层40与多个介电层50。下接点层30透过这些线路层40电连接上接点层20。上接点层20与下接点层30分别位于半导体配线基板10的二相对侧。这些线路层40位于上接点层20与下接点层30之间，且电连接上接点层20与下接点层30。这些介电层50分别夹合于任何二个相邻的线路层40之间、上接点层20与其中一线路层40之间，或者，下接点层30与其中一线路层40之间。在本实施方式中，由于至少任何二个相邻的线路层40内分别所内含的信号线(如电压或数据信号)在垂直方向(如轴向z)并非彼此重叠，以便拉大这些信号线彼此的间距，不致降低这些信号线之间的阻抗值以及传输速度，从而降低发生信号损耗及信号串扰的机会。

为了方便读者简易辨识信号线与接地线，以下所示意的图示中，各线路层的信号线以s作为简易辨识的代号，接地线以g作为简易辨识的代号。

图2a绘示本发明一实施方式的半导体配线基板的数个线路层的局部示意图。具体来说，如图2a所示，半导体配线基板10包含多层结构m。多层结构m位于上接点层20与下接点层30之间(图1)，电连接上接点层20与下接点层30。多层结构m分别包含第一线路层100、第二线路层200与第一介电层400。第一线路层100与第二线路层200沿一层叠方向(如轴向z)共同叠设。第一线路层100叠设于第二线路层200的一侧，第一介电层400位于第一线路层100与第二线路层200之间。

本实施方式中，更具体地，第一线路层100包含第一层体101、多个第一信号线102与多个第一接地线103。第一层体101处于一平面(如x-y平面)上，且这些第一信号线102与这些第一接地线103布线于第一层体101上。此平面(如x-y平面)与上述层叠方向相互正交，或大致正交。更具体地，第一信号线102与第一接地线103彼此交替且间隔地分布于第一层体101内，例如，第一信号线102与第一接地线103彼此一对一的交替分布于第一层体101内，意即，同个第一线路层100中，任何二个相邻的第一信号线102之间的第一接地线103的数量为一个。如此，任何二个相邻的第一信号线102之间的间距g1大于任何相邻的第一信号线102与第一接地线103之间的间距g2。此外，每个或至少其中一个第一接地线103的线宽w1大致等于每个或至少其中一个第一信号线102的线宽w2，以方便控制任何二个相邻的第一信号线102之间的间距g1。举例来说但不以此为限，上述线宽w1与w2皆位于0.5μ～10μ的范围内。此外，每个或至少其中一个第一接地线103的截面积大致等于每个或至少其中一个第一信号线102的截面积。然而，本发明不限第一接地线的线宽与第一信号线的线宽必须相等。

第二线路层200包含一第二层体201、多个第二信号线202与多个第二接地线203。第二层体201处于另一平面(如x-y平面)上，且这些第二信号线202与这些第二接地线203布线于第二层体201上。此另一平面与上述层叠方向相互正交，或大致正交。更具体地，第二信号线202与第二接地线203交替且间隔地分布于第二层体201内，例如，第二信号线202与第二接地线203彼此一对一的交替分布于第二层体201内，意即，同个第二线路层200中，任何二个相邻的第二信号线202之间的第二接地线203的数量为一个。如此，任何二个相邻的第二信号线202之间的间距g3大于任何相邻的第二信号线202与第二接地线203之间的间距g4。此外，每个或至少其中一个第二接地线203的线宽w3大致等于每个或至少其中一个第二信号线202的线宽w4，以方便控制任何二个相邻的第二信号线202之间的间距g3。举例来说但不以此为限，上述线宽w3与w4皆位于0.5μ～10μ的范围内。此外，每个或至少其中一个第二接地线203的截面积大致等于每个或至少其中一个第二信号线202的截面积。然而，本发明不限第二接地线的线宽与第二信号线的线宽必须相等。

由图2a可知，这些第二信号线202与这些第一信号线102彼此不相互重叠，意即，任何第一信号线102至第二线路层200的正投影p1是位于任何二个相邻的第二信号线202之间，而非与任何第二信号线202重叠，以及，任何第二信号线202至第一线路层100的正投影p2是位于任何二个相邻的第一信号线102之间，而非与任何第一信号线102重叠。如此，第一信号线102与第二信号线202便不致因为过于接近而导致信号损耗及信号串扰。

图2b绘示本发明一实施方式的半导体配线基板的数个线路层的局部示意图。如图2b所示，图2b的多层结构m与上述图2a的多层结构m大致相同，其差异之一为，多层结构m还包含第三线路层300与第二介电层500。第一线路层100、第二线路层200与第三线路层300沿上述层叠方向(如轴向z)共同叠设。第二线路层200叠设于第一线路层100与第三线路层300之间，且第二介电层500位于第二线路层200与第三线路层300之间。

更具体地，第三线路层300包含一第三层体301、多个第三信号线302与多个第三接地线303。第三层体301处于又一平面(如x-y平面)上，且这些第三信号线302与这些第三接地线303布线于第三层体301上。此又一平面与上述层叠方向相互正交，或大致正交。更具体地，第三信号线302与第三接地线303交替且间隔地分布于第三层体301内，例如，第三信号线302与第三接地线303彼此一对一的交替分布于第三层体301内，意即，同个第三线路层300中，任何二个相邻的第三信号线302之间的第三接地线303的数量为一个。如此，任何二个相邻的第三信号线302之间的间距g5大于任何相邻的第三信号线302与第三接地线303之间的间距g6。此外，每个或至少其中一个第三接地线303的线宽w5大致等于每个或至少其中一个第三信号线302的线宽w6，以方便控制任何二个相邻的第三信号线302之间的间距g5。举例来说但不以此为限，上述线宽w5与w6皆位于0.5μ～10μ的范围内。每个或至少其中一个第三接地线303的截面积大致等于每个或至少其中一个第三信号线302的截面积。然而，本发明不限第三接地线的线宽与第三信号线的线宽必须相等。

由图2b可知，这些第三信号线302与这些第二信号线202彼此不相互重叠，意即，任何第三信号线302至第二线路层200的正投影p3是位于任何二个相邻的第二信号线202之间，而非与任何第二信号线202重叠，以及，任何第三信号线302至第一线路层100的正投影p4与其中一第一信号线102重叠。

上述各实施方式的半导体配线基板为硅中介层(siliconinterposer)。此外，第一层体、第二层体与第三层体基本上是由一半导体材料(例如硅或砷化镓)构成，然而，本发明不限于此。第一介电层与第二介电层包括氧化物、氮化物、或氧氮化物等材料，然而，本发明不限于此。第一接地线、第二接地线、第三接地线、第一信号线、第二信号线与第三信号线分别包括导电材料(例如是金属或氧化铟锡)，然而，本发明不限于此。

图3绘示依照本发明一实施方式的半导体配线基板11的其中二个线路层的局部示意图。如图3所示，图3的半导体配线基板11与上述图2a的半导体配线基板10大致相同，例如，同个第一线路层100a中，任何二个相邻的第一信号线102之间的第一接地线103的数量仍为一个，只是不同的是，每个或至少其中一个第一接地线103的线宽w7大于每个或至少其中一个第一信号线102的线宽w2，以更强化信号屏蔽的性能。虽然上述线宽w7大于线宽w2，举例来说但不以此为限，上述线宽w7与线宽w2皆位于0.5μ～10μ的范围内。然而，本发明不限第一接地线的线宽必须大于第一信号线的线宽。每个或至少其中一个第一接地线103的截面积大于每个或至少其中一个第一信号线102的截面积。

同样地，同个第二线路层200a中，任何二个相邻的第二信号线202之间的第二接地线203的数量仍为一个，只是每个或至少其中一个第二接地线203的线宽w8大于每个或至少其中一个第二信号线202的线宽w3，以更强化信号屏蔽的性能。虽然上述线宽w8大于线宽w3，举例来说但不以此为限，上述线宽w8与线宽w3皆位于0.5μ～10μ的范围内。然而，本发明不限第二接地线的线宽必须大于第二信号线的线宽。每个或至少其中一个第二接地线203的截面积大于每个或至少其中一个第二信号线202的截面积。

图4绘示依照本发明一实施方式的半导体配线基板12的其中二个线路层的局部示意图。如图4所示，图4的半导体配线基板12与上述图2a的半导体配线基板10大致相同，其差异之一为，此实施方式中，第一信号线102与第一接地线103彼此一对二的交替分布于第一层体101内，意即，同个第一线路层100b中，任何二个相邻的第一信号线102之间的第一接地线103的数量为二个或更多。同样地，第二信号线202与第二接地线203彼此一对二的交替分布于第二层体201内，意即，同个第二线路层200b中，任何二个相邻的第二信号线202之间的第二接地线203的数量为二个或更多。

图5绘示依照本发明一实施方式的半导体配线基板13内的线路层的局部上视图。图6绘示图5依据线段a-a而成的剖面图。如图5所示，半导体配线基板13还包含多个屏蔽结构700与一主接地区600。主接地区600位于上述多层结构m(图2a)内，例如位于第一层体101内，然而，本发明不限主接地区于半导体配线基板内的位置。这些屏蔽结构700彼此平行并排于半导体配线基板13上。每个屏蔽结构700沿一轴向y连接主接地区600，第二延伸方向与上述第一延伸方向(如x轴)与层叠方向(如z轴)相互正交，或大致正交。

如图5与图6所示，每个屏蔽结构700呈波浪外状，且形成于第一线路层100c、第一介电层400与第二线路层200c所组成的一组合层cl内(参考屏蔽结构700所指的虚线范围)。每个屏蔽结构700周期性地交替形成于第一线路层100c、第一介电层400与第二线路层200c内，意即，屏蔽结构700重复地上下配置于任何二个相邻的第一信号线102之间、任何二个相邻的第二信号线202之间，以及相邻的第一信号线102与第二信号线202之间。此外，屏蔽结构700一体成型地连接所有第一接地线103与所有第二接地线203，且电连接主接地区600。

更具体地，屏蔽结构700包含多个导电穿孔部720。每个导电穿孔部720贯穿第一介电层400，且连接任何相邻的第一接地线103与第二接地线203。每个导电穿孔部720例如为穿透硅通孔(throughsiliconvia，tsv)或穿透硅通孔(throughglassvia，tgv)。

如此，由于第一线路层100c的这些第一接地线103的一部分、第二线路层200的这些第二接地线203的一部分与上述所有导电穿孔部720共同形成同一导体(参考屏蔽结构700所指的虚线范围)的屏蔽结构700，且屏蔽结构700重复地上下配置于任何二个相邻的第一信号线102之间、任何二个相邻的第二信号线202之间，以及相邻的第一信号线102与第二信号线202之间，屏蔽结构700能够屏蔽任何二个相邻的第一信号线102之间、任何二个相邻的第二信号线202之间与相邻的第一信号线102与第二信号线202之间的信号交换，进而将所有第一信号线102与第二信号线202的电磁波导引至主接地区600。

图7绘示依照本发明一实施方式的半导体封装装置800的剖视图。如图7所示，半导体封装装置800包含多个晶片半导体810、一封装基板830及一硅中介层(siliconinterposer)820。硅中介层820位于晶片半导体810与封装基板830之间，且电连接晶片半导体810与封装基板830。晶片半导体810与半导体配线基板821不受任何封装材料的包覆。

具体来说，硅中介层820包含半导体配线基板821、上接点层822与下接点层824。半导体配线基板821位于上接点层822与下接点层824之间。上接点层822具有多个第一接点823(包含焊垫与焊球)。下接点层824具有多个第二接点825(包含焊垫与焊球)。每个晶片半导体810具有间隔配置的多个晶片接点811(包含焊垫与焊球)。封装基板830具有间隔配置的多个基板接点831(包含焊垫)。这些第一接点823分别焊接这些晶片接点811。这些第二接点825分别透过焊接这些基板接点831。然而，其他实施例中，晶片半导体与半导体配线基板也可以被封装材料所包覆。

晶片半导体810可以是挥发式记忆体(诸如：动态随机存取记忆体(dynamicrandomaccessmemories，drams)及/或静态随机存取记忆体(staticrandomaccessmemories，srams))，及/或非挥发式记忆体(诸如：快闪记忆体)。

须了解到，在本实施方式中，虽然上述半导体配线基板为硅中介层，然而，本发明不限于此，上述半导体配线基板亦可以改为半导体封装装置内的其他板材。

最后，上述所揭露的各实施例中，并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，皆可被保护于本发明中。因此本发明的保护范围当视所附的权利要求书所界定的范围为准。