一种半导体器件的制备方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制备方法。

背景技术：

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试通过改变有源区的平面布置或改变单元布局来减小单元面积。

随着器件尺寸的减小，间隔物图案化技术(spacerpatterningtechnology，spt)以及自对准双图案技术(selfaligneddoublepatterning，sadp)均可以用来制备纳米尺度的晶体管，其中自对准双图案技术(self-aligneddoublepatterning，sadp)在实现最小间距的蚀刻能力方面超出了对该方法的期待。

所述自对准双图案技术(selfaligneddoublepatterning，sadp)可以很好的解决对准问题，可以极大限度的减小由于对准带来的良率问题，但是带来的问题则是形成的线和空间的图案以及图案的尺寸过于单一，并且步骤繁琐。

因此，现有技术中存在各种弊端，上述弊端成为亟需解决的问题，以进一步提高器件的性能和良率。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供了一种半导体器件的制备方法，所述方法包括：

提供基底，在所述基底上形成有若干相互间隔的核结构；

将两两相邻的所述核结构归为一组，使用硬掩膜层至少填充一组所述核结构之间的间隙；

在所述核结构的裸露侧壁上形成间隙壁，其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度；

去除所述核结构；

以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底，以在所述基底中形成尺寸不同的核图案。

可选地，所述硬掩膜层为金属硬掩膜层。

可选地，通过旋涂所述金属硬掩膜层的方法填充所述间隙。

可选地，所述金属硬掩膜层包括无定型金属氧化物层。

可选地，所述金属硬掩膜层包括tiox、zrox和wox中的一种。

可选地，在旋涂所述金属硬掩膜层之后还进一步包括烘焙固化的步骤。

可选地，所述烘焙固化的温度为240℃-350℃，所述烘焙固化的时间为60s-120s。

可选地，在所述基底上依次形成有功能材料层、氧化物层和无定型硅层；

以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述无定型硅层，以形成所述核结构。

可选地，形成所述硬掩膜层的方法包括：

在所述基底上形成硬掩膜材料层，以填充所有所述核结构之间的间隙并覆盖所述核结构；

在所述硬掩膜材料层上形成掩膜层并图案化，覆盖选定的每组所述核结构之间的所述硬掩膜材料层；

以所述掩膜层为掩膜蚀刻所述硬掩膜材料层，以形成所述硬掩膜层。

可选地，形成所述间隙壁的方法包括：

在所述核结构的顶部、侧壁和所述基底上形成间隙壁材料层；

蚀刻去除所述核结构的顶部和所述基底上的所述间隙壁材料层，以形成所述间隙壁。

可选地，所述间隙壁的材料包括tiox。

综上所述，本发明所述方法在形成间隙壁之前在所述核结构之间填充硬掩膜层，并且其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度，在去除所述核结构之后，以作为尺寸不同的掩膜层，以所述掩膜层为掩膜蚀刻之后可以在基底上形成关键尺寸不同的核图案，所述方法可以制备尺寸不同的图案，从而避免了现有技术中尺寸单一的图案，并且所述方法更加简单。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了本发明所述半导体器件的制备工艺流程图；

图2a-2h示出了本发明一实施例所述半导体器件器件的制备方法实施所获得结构的剖面示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

目前自对准双图案技术(selfaligneddoublepatterning，sadp)可以很好的解决对准问题，可以极大限度的减小由于对准带来的良率问题，但是带来的问题则是形成的线和空间的图案以及图案的尺寸过于单一，并且步骤繁琐。虽然目前也具有制备尺寸不同的双图案方法，具体包括以下步骤：

提供基底，在所述基底上依次形成有金属层、氧化物层和用于形成核结构的材料层；

图案化所述用于形成核结构的材料层，以形成核结构；

在所述核结构表面和所述氧化物层上形成间隙壁材料层；

在所述间隙壁材料层上形成掩膜层，覆盖所述间隙壁材料层并填充所述核结构之间的间隙；

图案化所述掩膜层，露出若干组相邻的两个核结构之间的间隙；

选用第二掩膜层填充所述间隙并覆盖所述第一掩膜层；

平坦化所述第二掩膜层至所述间隙壁材料层，并去除剩余的所述第一掩膜层；

蚀刻所述间隙壁材料层，以在所述核结构的侧壁上形成间隙壁，其中，所述第二掩膜层的尺寸不同于所述间隙壁的尺寸；

去除所述核结构；

以剩余的所述第二掩膜层和所述间隙壁为掩膜蚀刻所述氧化物层和金属层，以形成尺寸不同的图案。

虽然所述方法可以制备尺寸不同的图案，但是所述方法步骤更加繁琐而且与目前的工艺也不能很好的兼容。

为了解决上述问题，本发明对上述方法做了改进，提出了一种新的半导体器件的制备方法，所述方法包括：

提供基底，在所述基底上形成有若干相互间隔的核结构；

将两两相邻的所述核结构归为一组，使用硬掩膜层至少填充一组所述核结构之间的间隙；

在所述核结构的裸露侧壁上形成间隙壁，其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度；

去除所述核结构；

以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底，以在所述基底中形成尺寸不同的核图案。

其中，在本发明中改变所述间隙壁和所述硬掩膜层的形成顺序，先形成所述硬掩膜层再形成所述间隙壁，通过所述改进不仅可以与目前工艺更好的兼容，而且可以进一步减小工艺步骤。

此外，在本发明中所述硬掩膜层选用金属硬掩膜层，并且通过旋涂(spin-on)的方法形成所述金属硬掩膜层，通过所述方法可以进一步提高所述金属硬掩膜层的填充性能，并且更加容易控制。

其中，所述旋涂(spin-on)方法基于安全溶剂，例如丙二醇甲醚(pgme)和/或丙二醇单甲基醚酯(pgmea)等。

可选地，所述金属硬掩膜层包括无定型金属氧化物(amorphousmetaloxide)。

进一步，所述金属硬掩膜层包括tiox、zrox和wox中的一种。

其中，形成所述金属硬掩膜层的方法包括：

首先旋涂(spin-on)金属硬掩膜层，以填充所述核结构之间的间隙；

然后烘焙固化，以硬化所述金属硬掩膜层。

所述烘焙固化的温度为240℃-350℃，所述烘焙固化的时间为60s-120s。

具体地，在本发明的一个实施例中，所述tiox的烘焙温度为240℃，时间为60s。

所述zrox的烘焙温度为250℃，时间为120s。

所述wox的烘焙温度为350℃，时间为120s。

其中，所述裸露侧壁即为未被硬掩膜层覆盖的侧壁。

综上所述，本发明所述方法在形成间隙壁之前在所述核结构之间填充硬掩膜层，并且其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度，在去除所述核结构之后，以作为尺寸不同的掩膜层，以所述掩膜层为掩膜蚀刻之后可以在基底上形成关键尺寸不同的核图案，所述方法可以制备尺寸不同的图案，从而避免了现有技术中尺寸单一的图案，并且所述方法更加简单。

实施例一

下面参考附图对本发明的半导体器件的制备方法做详细描述，图1示出了本发明所述半导体器件的制备工艺流程图；图2a-2h示出了本发明一实施例所述半导体器件器件的制备方法实施所获得结构的剖面示意图。

本发明提供一种半导体器件的制备方法，如图1所示，所述半导体器件的制备方法包括：

步骤s1：提供基底，在所述基底上形成有若干相互间隔的核结构；

步骤s2：将两两相邻的所述核结构归为一组，使用硬掩膜层至少填充一组所述核结构之间的间隙；

步骤s3：在所述核结构的裸露侧壁上形成间隙壁，其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度；

步骤s4：去除所述核结构；

步骤s5：以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底，以在所述基底中形成尺寸不同的核图案。

下面结合附图对所述半导体器件的制备方法作进一步的说明。

首先，执行步骤一，提供基底，在所述基底上形成有若干相互间隔的核结构。

具体地，如图2a所示，所述基底201可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)以及绝缘体上锗化硅(sigeoi)等。

可选地，还可以在所述基底201中形成隔离结构，所述隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。在本发明中形成浅沟槽隔离结构，所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。

一般来说，形成阱(well)结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构的深度。

此外，半导体衬底上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。

接着，在所述衬底上形成功能材料层202和掩膜叠层，其中，所述功能材料层202可以根据器件具体的需要设置，并不局限于某一种。

例如在一实施例中，所述功能材料层202选用tin。

其中所述掩膜叠层包括依次沉积的氧化物层203和无定型材料层204。

其中，所述无定型材料层204包括无定型硅和无定形碳，在一实施例中所述无定型材料层204使用无定型硅。

所述掩膜叠层的沉积可以选用化学气相沉积(cvd)法、物理气相沉积(pvd)法或原子层沉积(ald)法等形成的低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种。

然后在所述无定型材料层204上形成底部抗反射层(bottomanti-reflectioncoat，barc)和光刻胶层中的至少一种。

例如在一实施例中在所述无定型材料层204上形成图案化的光刻胶层，其中，所述光刻胶层中形成多个间隔设置的核结构图案。

以所述图案化的光刻胶层为掩膜蚀刻所述无定型材料层204，以在无定型材料层204中形成所述核结构2041，如图2b所示。

在该步骤中选用干法蚀刻所述无定型材料层204，在该步骤中所述干法蚀刻中可以选用cf4、chf3另外加上n2、co2、o2中的一种作为蚀刻气氛，其中气体流量为cf410-200sccm，chf310-200sccm，n2或co2或o210-400sccm，所述蚀刻压力为30-150mtorr，蚀刻时间为5-120s。

在该步骤中所述核结构的数目并不局限于某一范围，可以根据实际需要进行选择。

执行步骤二，将两两相邻的所述核结构归为一组，使用硬掩膜层至少填充一组所述核结构之间的间隙。

具体地，形成所述硬掩膜层的方法包括：

步骤1：如图2c所示，在所述基底上形成硬掩膜材料层205，以填充所有所述核结构之间的间隙并覆盖所述核结构；

步骤2：在所述硬掩膜材料层上形成掩膜层并图案化，覆盖选定的每组所述核结构之间的所述硬掩膜材料层205；

步骤3：如图2d所示，以所述掩膜层为掩膜蚀刻硬掩膜材料层，以形成所述硬掩膜层206。

在所述步骤1中，如图2c所示，通过旋涂(spin-on)的方法形成所述金属硬掩膜层，通过所述方法可以进一步提高所述金属硬掩膜层的填充性能，并且更加容易控制。

其中，所述旋涂(spin-on)方法基于安全溶剂，例如丙二醇甲醚(pgme)和/或丙二醇单甲基醚酯(pgmea)等。

可选地，所述硬掩膜材料层205包括无定型金属氧化物(amorphousmetaloxide)。

进一步，所述金属硬掩膜层包括tiox、zrox和wox中的一种。

其中，形成所述金属硬掩膜层的方法包括：

首先旋涂(spin-on)金属硬掩膜层，以填充所述核结构之间的间隙；

然后烘焙固化，以硬化所述金属硬掩膜层。

所述烘焙固化的温度为240℃-350℃，所述烘焙固化的时间为60s-120s。

具体地，在本发明的一个实施例中，所述tiox的烘焙温度为240℃，时间为60s。

所述zrox的烘焙温度为250℃，时间为120s。

所述wox的烘焙温度为350℃，时间为120s。

在所述步骤2中，在所述金属硬掩膜层上形成掩膜层并图案化，覆盖需要保留的所述金属硬掩膜层，同时暴露出需要去除的所述金属硬掩膜层。

在所述步骤3中，可以选用干法蚀刻或者湿法蚀刻去除暴露出需要去除的所述金属硬掩膜层。

其中，所述金属硬掩膜层的制备和蚀刻方法可以参照下述表1和表2，并根据实际需要进行选择。

表1金属硬掩膜层的制备以及干法蚀刻

表2金属硬掩膜层的制备以及湿法蚀刻

其中，所述金属硬掩膜层的数目并不局限于某一数值范围，在此不再赘述。

其中，选定相邻的所述核结构为一组，并使用硬掩膜层填充所述核结构之间的间隙，并且可以选择若干组，其如何选择以及选择的数目均根据实际需要设置。

执行步骤三，在所述核结构的裸露侧壁上形成间隙壁，其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度。

具体地，形成所述间隙壁的方法包括：

步骤1：如图2e所示，在所述核结构的顶部上、侧壁上和所述基底上形成间隙壁材料层207；

步骤2：如图2f所示，蚀刻去除所述核结构的顶部上和所述基底上的间隙壁材料层，以形成所述间隙壁2071。

其中，所述裸露侧壁即为未被硬掩膜层覆盖的侧壁。

在步骤1中，所述间隙壁材料层207的沉积可以选用化学气相沉积(cvd)法、物理气相沉积(pvd)法或原子层沉积(ald)中的一种。

在本发明的一实施例中所述间隙壁材料层207的沉积选用原子层沉积(ald)。

在步骤2中，在该步骤中所述间隙壁材料层207包括tiox。在该步骤中由于在蚀刻形成间隙壁的过程中会暴露所述氧化物层203，因此所述间隙壁材料层207的材料并非任意选择，如果选择常规的氧化物，则在蚀刻过程中会对所述氧化物层203造成损坏，从而使得图案转移精度降低。

在该步骤中选用所述间隙壁材料层207与所述氧化物层203具有较大蚀刻选择比的方法。

在该步骤中其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度，在去除所述核结构之后，以作为尺寸不同的蚀刻掩膜，在蚀刻之后可以在基底上形成关键尺寸不同的核图案。

可选地，所述硬掩膜层沿所述核结构排列方向上的尺寸大于所述间隙壁的厚度。

执行步骤四，去除所述核结构。

具体地，如图2g所示，通过湿法剥离的方法去除所述核结构，以释放尺寸不同的间隙壁和所述硬掩膜层。

具体地，在该步骤中通过碱性的显影液去除，例如选用tmah进行湿法剥离以去除所述核结构。

蚀刻去除所述核结构，仅保留所述核结构两侧的所述间隙壁和金属硬掩膜层。

执行步骤五，以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底，以在所述基底中形成尺寸不同的核图案。

具体地，如图2h所示，以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述氧化物层203和所述功能材料层202，以将图案转移至所述氧化物层203和所述功能材料层202中，进而形成尺寸不同的核图案2021。

最后所述方法还可以进一步包括去除所述氧化物层203的步骤，如图2h所示。

至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。此外，所述方法还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

综上所述，本发明所述方法在形成间隙壁之前在所述核结构之间填充硬掩膜层，并且所述硬掩膜层的尺寸不同于所述间隙壁的尺寸，在去除所述核结构之后，以作为尺寸不同的掩膜层，以所述掩膜层为掩膜蚀刻之后可以在基底上形成关键尺寸不同的核图案，所述方法可以制备尺寸不同的图案，从而避免了现有技术中尺寸单一的图案，并且所述方法更加简单。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。