半导体器件的栅极结构及其制造方法与流程

本发明涉及半导体制造领域，特别是涉及一种半导体器件栅极结构，还涉及一种半导体器件栅极结构的制造方法。

背景技术：

如何在恒定的器件长度(恒定面积、恒定导通电阻)下，优化沟槽隔离工艺、改善沟槽形貌，从而优化击穿时电场分布、提高击穿电压，进而为持续降低导通电阻ron,sp(导通电阻)拓展优化空间，是横向扩散金属氧化物半导体场效应管(ldmosfet)器件持续改善、优化的方向。

技术实现要素：

基于此，有必要提供一种新型的半导体器件栅极结构。

一种半导体器件栅极结构，包括沟槽栅和平面栅，所述平面栅包括多块相互分离的多晶硅结构，所述半导体器件栅极结构还包括：阱区，为第二导电类型，与所述沟槽栅相邻且设于所述平面栅下方；第一导电类型掺杂区，设于所述阱区内，包括多个相互分离的区域，每个区域设于相邻的所述多晶硅结构下方，各所述区域电性连接至所述平面栅；所述第一导电类型和第二导电类型为相反的导电类型；源极，为第一导电类型，设于所述阱区内；所述沟槽栅包括：氧化硅填充，包括位于所述沟槽栅的沟槽侧壁的侧壁氧化硅和位于所述沟槽栅的底部的底部氧化硅，所述侧壁氧化硅越往下厚度越厚；控制栅，为多晶硅材质，位于所述沟槽栅的上部，且侧面被所述侧壁氧化硅包围，所述控制栅电性连接至所述平面栅；屏蔽栅，为多晶硅材质，为单段或纵向排列的多段结构；隔离氧化硅，填充于纵向上相邻的控制栅和屏蔽栅之间，或填充于纵向上相邻的控制栅和屏蔽栅之间、多段结构的相邻屏蔽栅之间。

在一个实施例中，所述第一导电类型为n型，所述第二导电类型为p型。

上述半导体器件栅极结构，采用了平面栅+纵向槽栅的结构，且槽栅包括纵向的控制栅和屏蔽栅。采用分裂式的第一导电类型掺杂区，可在器件导通时提升平面栅下方沟道中的载流子迁移率，降低横向沟道的导通电阻。

还有必要提供一种一种半导体器件的栅极结构的制造方法。

一种半导体器件的栅极结构的制造方法，包括：步骤a，在晶圆表面形成沟槽；步骤b，通过淀积向所述沟槽内填充氧化硅；步骤c，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；步骤d，通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构，所述氧化硅拐角结构为从拐角处往下、位于沟槽内部的氧化硅逐渐变厚的结构；步骤e，在晶圆表面淀积含氮化合物，覆盖所述沟槽内的氧化硅表面及所述氧化硅拐角结构表面；步骤f，干法刻蚀所述含氮化合物，将沟槽内的氧化硅表面的含氮化合物去除，所述氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留；步骤g，以所述含氮化合物侧壁残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；步骤h，去除所述沟槽内的含氮化合物；步骤i，向所述沟槽内填入多晶硅作为屏蔽栅；步骤j，在所述屏蔽栅上形成隔离氧化硅；步骤k，在所述隔离氧化硅上填入多晶硅作为控制栅；步骤l，通过注入第二导电类型的掺杂离子在与所述沟槽相邻的位置形成阱区；步骤m，在所述阱区上方形成多块相互分离的多晶硅结构作为平面栅；步骤n，将所述控制栅电性连接至所述平面栅。

在一个实施例中，还包括依次重复执行步骤e至步骤g，直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度，每执行一次步骤f所述含氮化合物侧壁残留就进一步向沟槽内延伸，所述沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，所述侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚；

在一个实施例中，所述屏蔽栅为纵向排列的多段结构，相邻的屏蔽栅之间被所述隔离氧化硅隔离。

在一个实施例中，所述步骤m之后还包括通过离子注入在相邻多晶硅结构下方、所述阱区内形成多个相互分离的第一导电类型掺杂区的步骤，以及将各所述第一导电类型掺杂区连接至所述平面栅的步骤；所述第一导电类型和第二导电类型为相反的导电类型。

在一个实施例中，所述步骤l之前还包括通过离子注入在所述沟槽两侧形成纵向沟道多子区的步骤，所述阱区形成于一侧的纵向沟道多子区的上方，所述步骤l是注入第一导电类型的离子或包括注入第一导电类型的离子和第二导电类型的离子。

在一个实施例中，所述步骤b之前还包括对所述沟槽进行侧壁氧化的步骤。

在一个实施例中，所述含氮化合物为氮化硅。

在一个实施例中，所述步骤a是以氮化硅为掩膜刻蚀形成沟槽。

在一个实施例中，步骤d的热氧化温度为800～950摄氏度。

上述半导体器件栅极结构的制造方法，采用含氮化合物侧壁残留作为硬掩膜刻蚀，可以不需要光刻版，能够节省成本。

附图说明

图1是一实施例中半导体器件栅极结构的制造方法的流程图；

图2至图12是一实施例中采用半导体器件栅极结构的制造方法制造的器件在制造过程中的剖视图；

图13是一实施例中将平面栅、控制栅及第一导电类型掺杂区的电位连到一起的示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n-型代表轻掺杂浓度的n型。

图1是一实施例中半导体器件栅极结构的制造方法的流程图，包括下列步骤：

s110，在晶圆表面形成沟槽。

可以采用本领域习知的工艺在晶圆(本实施例中为硅片)表面刻蚀出适用于沟槽栅极的深槽，具体深度可以根据器件的设计参数参照现有技术进行选择。在本实施例中，刻蚀沟槽可以采用氮化硅作为硬掩膜进行刻蚀，也就是说在刻蚀沟槽之前先图形化晶圆表面的氮化硅膜层，在露出的氮化硅层窗口处刻蚀出沟槽，刻蚀完成后沟槽顶部的周围形成有氮化硅层。在本实施例中，沟槽的刻蚀是采用反应离子刻蚀(rie)工艺进行，在其他实施例中也可以采用其他本领域习知的沟槽刻蚀工艺进行刻蚀。

在一个实施例中，通过外延工艺在高掺杂浓度的衬底上外延出低掺杂浓度的外延层102，刻蚀得到的沟槽是形成于外延层102中。

s120，通过淀积向沟槽内填充氧化硅。

通过淀积工艺形成氧化硅(siox)层的速度远大于传统的通过热氧化生长氧化硅层的速度。在本实施例中，步骤s120是采用高密度等离子化学气相淀积(hdpcvd)工艺进行氧化硅的淀积，可以获得较好的形貌。在其他实施例中也可以根据实际需求采用其他本领域习知的淀积工艺淀积氧化硅层。

淀积完后可以通过化学机械研磨(cmp)将多余的氧化硅层去除，即将露出于沟槽外面的氧化硅层去除。对于步骤s110采用氮化硅作为硬掩膜刻蚀出沟槽的实施例，cmp是将氧化硅层研磨至该氮化硅层。

s130，通过刻蚀去除掉沟槽内的氧化硅表面的一部分。

可以采用干法刻蚀，利用其各向异性获得合适的形貌。在其中一个实施例中，步骤s130选用高密度等离子刻蚀的工艺进行刻蚀。

s140，通过氧化在沟槽顶部的拐角处形成氧化硅拐角结构。

为了后续步骤中得到的含氮化合物侧壁残留能形成本方案所需的形貌，在刻蚀后通过氧化形成特殊的拐角形貌，即在沟槽内的氧化硅表面形成类似于半球形的凹面。从拐角处往下、位于沟槽内部的氧化硅逐渐变厚，从而形成圆滑的拐角，如图2所示。图2中在硅片的表面形成有沟槽，沟槽内填充有氧化硅202，沟槽顶部的周围形成有氮化硅层302。在本实施例中通过800～950摄氏度的低温氧化来得到该氧化硅拐角结构。采用低温氧化是因为发明人发现若采用较高的温度(例如1000摄氏度的牺牲氧化)，则晶圆的高浓度衬底中的掺杂离子容易反扩至低浓度的外延层102中，对器件性能产生负面影响。

s150，在晶圆表面淀积氮化硅，覆盖沟槽内的氧化硅表面及氧化硅拐角结构表面。

在本实施例中是通过化学气相淀积形成一层薄的含氮化合物，后续作为刻蚀的硬掩膜。该含氮化合物可以是氮化硅、氮氧化硅、氮化硼、氮化钛等，考虑到普适性，可以采用本领域常用的氮化硅。

s160，干法刻蚀含氮化合物，氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留。

参见图3，利用干法刻蚀的各向异性，将沟槽内的氧化硅202表面的含氮化合物去除，同时在氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留304。含氮化合物侧壁残留304与沟槽内的一部分氧化硅202共同作为沟槽的侧壁结构。

s170，以含氮化合物侧壁残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分。

参见图4，氧化硅202由于刻蚀被刻至更深的深度，同时沟槽侧壁位置处的氧化硅202因含氮化合物侧壁残留304的阻挡也会被保留下来，并且保留下来的氧化硅202从含氮化合物侧壁残留304底部往下逐渐变厚。采用含氮化合物侧壁残留304作为硬掩膜刻蚀，可以不需要光刻版，能够节省成本。为了获得越往下侧壁越厚的氧化硅202，步骤s170可以采用干法刻蚀，本实施例中是采用高密度等离子刻蚀。

步骤s170的刻蚀如果刻得过深，则就不能保证侧壁的氧化硅202形貌，故需重复以上s150～s170的步骤，通过多次刻蚀直至获得所需的底部氧化硅厚度，参见图5。也就是说，本方案可以方便地调节底部氧化硅厚度，进一步增大了降低反馈电容的空间。每次刻蚀的具体深度需要通过实验来收集数据。刻蚀至所需的底部氧化硅厚度后，沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚。可以理解的，如果沟槽的深度较浅，则只需执行一次步骤s150～s170。

s210，去除沟槽内的含氮化合物。

为了将含氮化合物去除干净，可以采用湿法刻蚀，例如以浓磷酸为刻蚀剂进行刻蚀。本实施例中通过浓磷酸将氮化硅层302和含氮化合物侧壁残留304一并去除。

s220，向沟槽内填入多晶硅作为屏蔽栅。

根据屏蔽栅所需的厚度向沟槽内填入多晶硅，如图6所示。在一个实施例中，可以向沟槽内淀积过量的多晶硅，然后cmp并回刻多晶硅至所需的屏蔽栅厚度，以简化工艺。

s230，在屏蔽栅上形成隔离氧化硅。

参见图7，形成隔离氧化硅204。在一个实施例中，隔离氧化硅204可以采用生长高温氧化膜(hto)或高密度等离子化学气相淀积氧化硅等工艺来制备。

在本实施例中，屏蔽栅404采用单段结构；在其他实施例中，屏蔽栅404也可以采用多段结构，即屏蔽栅为多层，每层之间通过一层隔离氧化硅隔开。具体可以根据沟槽的深度(受器件的耐压决定)灵活选择单段或多段。形成的屏蔽栅404作为沿沟槽侧壁漂移区的阶梯场板使用，其有助于提升沟道多子区502在工作时的载流子浓度(关于沟道多子区502的介绍具体参照后文的实施例)、降低导通电阻。在一个实施例中，假设屏蔽栅404为n段结构，则依次重复执行步骤s220和s230共n次。

s240，在隔离氧化硅上填入多晶硅作为控制栅。

继续向沟槽内、隔离氧化硅204上填入多晶硅，形成控制栅402，参见图9。在一个实施例中，步骤s240填入的多晶硅为自掺杂(in-situ)多晶硅。

在一个实施例中，步骤s240完成后可以通过化学机械研磨对控制栅402进行平坦化处理。

在本实施例中，步骤s230和s240之间还包括通过离子注入在沟槽两侧形成纵向沟道多子区502的步骤，参见图8。在本实施例中，半导体器件为n型，沟道多子区502为n型环(通过注入n型离子形成)。在其他实施例中，也可以根据屏蔽栅404的深度(距硅片表面的距离)选择合适的注入能量，通过先后注入n型离子和p型离子多次，形成由多个n型环和p型环组成的纵向沟道多子区。沟道多子区502在工作时的载流子浓度受控制栅402及隔离氧化硅204的厚度影响，有助于形成沟槽侧壁顶部至沟道多子区502的侧壁沟道，降低导通电阻。

s250，通过注入第二导电类型的掺杂离子在与沟槽相邻的位置形成阱区。

参见图10，在本实施例中，阱区503形成于沟槽一侧的沟道多子区502上方，离子注入后可以进行推阱。

s260，在阱区上方形成多块相互分离的多晶硅结构作为平面栅。

参见图11，在硅片表面淀积一层多晶硅后，通过光刻和刻蚀形成多块多晶硅结构406。在本实施例中，部分多晶硅结构406形成于阱区503上、部分形成于沟槽上。

s270，将控制栅电性连接至平面栅。

上述半导体器件栅极结构的制造方法，采用含氮化合物侧壁残留304作为硬掩膜刻蚀，可以不需要光刻版，能够节省成本。采用淀积+刻蚀的方式形成沟槽内的氧化硅，相对于采用热氧化的方式，减少了氧化时间，提高了生产效率。

在一个实施例中，步骤s120之前还包括对沟槽进行侧壁氧化的步骤。侧壁氧化可以起到修复步骤s110的沟槽刻蚀在沟槽内壁和底部的硅表面产生的缺陷的作用，例如因反应离子刻蚀的高能粒子撞击产生的缺陷，消除该缺陷对栅氧产生的负面影响。在一个实施例中，侧壁氧化之后还可以将生成的氧化硅剥离。

在一个实施例中，步骤s260之后还包括步骤s262：通过离子注入在相邻的多晶硅结构406下方、阱区503内形成多个相互分离的第一导电类型掺杂区504。步骤s262完成后器件的剖面图如图12所示。离子注入时，步骤s260光刻的光刻胶仍然保留作为掩膜。步骤s270中还需要将第一导电类型掺杂区504也连接至平面栅，如图13所示。第一导电类型掺杂区504能够在器件导通时提升平面栅下方沟道中的载流子迁移率，降低横向沟道的导通电阻。在本实施例中，步骤s262注入的第一导电类型掺杂区504中有一处作为源极，不连接平面栅而是接体区(bulk)或接地。

本发明还提供一种半导体器件的栅极结构，其可以采用前述的制造方法进行制造。参见图13，该栅极结构包括沟槽栅、平面栅、阱区503、第一导电类型掺杂区504及源极504a。

具体地，平面栅包括多块相互分离的多晶硅结构406。阱区503为第二导电类型，与沟槽栅相邻且设于平面栅下方。第一导电类型掺杂区504设于阱区503内，包括多个相互分离的区域，每个区域设于两相邻的多晶硅结构406下方，且各区域电性连接至平面栅。在本实施例中，半导体器件为n型器件，第一导电类型为n型，所述第二导电类型为p型。

沟槽栅包括氧化硅填充202、控制栅402、屏蔽栅404及隔离氧化硅204。具体地，氧化硅填充202包括位于沟槽栅的沟槽侧壁的侧壁氧化硅和位于沟槽栅的底部的底部氧化硅，侧壁氧化硅越往下厚度越厚。控制栅402为多晶硅材质，位于沟槽栅的上部，且侧面被侧壁氧化硅包围。控制栅402电性连接至平面栅。屏蔽栅404为多晶硅材质，在图13所示实施例中为单段结构。在其他实施例中，屏蔽栅404也可以为纵向排列的多段结构，相邻的每段屏蔽栅404之间通过隔离氧化硅204隔开。屏蔽栅404具体采用单段还是多段结构可以根据沟槽的深度灵活选择。隔离氧化硅204填充于纵向上相邻的控制栅402和屏蔽栅404之间。对于多段结构的屏蔽栅404，隔离氧化硅204还填充于相邻的每段屏蔽栅404之间。

上述半导体器件栅极结构，采用了平面栅+纵向槽栅的结构，且槽栅包括纵向的控制栅和屏蔽栅。采用分裂式的第一导电类型掺杂区，可在器件导通时提升平面栅下方沟道中的载流子迁移率，降低横向沟道的导通电阻。

在本实施例中，栅极结构还包括设于沟槽栅两侧的沟道多子区502，阱区503位于沟槽栅一侧的沟道多子区502上方。在一个实施例中，沟道多子区502为n型环。其为屏蔽栅404和隔离氧化硅204形成后，通过注入n型离子形成。在其他实施例中，也可以根据屏蔽栅404的深度(距硅片表面的距离)选择合适的注入能量，通过先后注入n型离子和p型离子多次，形成由多个n型环和p型环组成的纵向沟道多子区。沟道多子区502在工作时的载流子浓度受控制栅402及隔离氧化硅204的厚度影响，有助于形成沟槽侧壁顶部至沟道多子区502的侧壁沟道，降低导通电阻。

屏蔽栅404作为沿沟槽侧壁漂移区的阶梯场板使用，其有助于提升沟道多子区502在工作时的载流子浓度。

上述半导体器件栅极结构尤其适用于ldmos器件，也适用于其他可以采用沟槽栅极结构的半导体器件。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。