本发明属于静电防护领域，涉及一种静电放电保护装置、电路及其制作方法。
背景技术
静电放电(electrostaticdischarge，esd)是因静电荷的积聚而在两个物体之间流动的快速放电。静电放电事件中的快速放电可能产生相对大的电流，此可能会损坏或破坏半导体装置。为了减少因静电放电事件引起的故障，可使用静电放电保护电路来提供电流放电路径。当发生静电放电事件时，放电电流经由电流放电路径进行传导，而不会经过所要保护的内部电路或装置。
技术实现要素：
本公开阐述用于提供静电放电(esd)保护的电路及装置以及制作此种电路及装置的方法。
本公开的一个实施例描绘一种静电放电(esd)保护装置，该静电放电保护装置包括：第一掺杂剂类型的基础阱，设置于基底上；该第一掺杂剂类型的第一阱，设置于该基础阱中；第二掺杂剂类型的第二阱，设置于该基础阱中；该第一掺杂剂类型的第一高掺杂区及该第二掺杂剂类型的第二高掺杂区，设置于该第一阱中；该第二掺杂剂类型的第三高掺杂区，设置于该第二阱中；以及该第一掺杂剂类型的第四高掺杂区，设置于该第三高掺杂区中。该第一高掺杂区与该第二高掺杂区耦合至第一电压端子，且该第三高掺杂区及该第四高掺杂区耦合至不同的第二电压端子。
在本公开的一些实施方案中，该第一高掺杂区、该第二高掺杂区及该第三高掺杂区可构成第一晶体管，且该第一高掺杂区、该第三高掺杂区及该第四高掺杂区可构成第二晶体管，且该第一晶体管与该第二晶体管可操作地并联于该第一电压端子与该第二电压端子之间。
在某些实施方案中，该静电放电保护装置包括该第一掺杂剂类型的多个第四高掺杂区，该多个第四高掺杂区设置并分布于该第三高掺杂区中，且该第四高掺杂区中的每一者通过该第三高掺杂区的相应部分而彼此间隔开。该该第三高掺杂区的该该相应部分中的每一者可与该该第一高掺杂区及该该第二高掺杂区一起构成相应的第一晶体管，该该第四高掺杂区中的每一者可与该该第一高掺杂区及该该第三高掺杂区一起构成相应的第二晶体管，且该该第一晶体管中的每一者与该该第二晶体管中的一者可操作地并联于该该第一电压端子与该该第二电压端子之间。
在某些情形中，沿与由该该第三高掺杂区界定的区域的边缘垂直的方向，该该第一掺杂剂类型占据具有第一长度的区，且该该第二掺杂剂类型占据具有第二长度的区，且该该第一长度对该该第二长度的比率可大于1。在特定情形中，该该第一掺杂剂类型的该该多个第四掺杂区的数目为5，且该该比率为约1.6～1.9。
在某些实施方案中，该该静电放电保护装置包括设置于该该第一阱中的该该第一掺杂剂类型的低掺杂区，该该第一高掺杂区及该该第二高掺杂区位于该该低掺杂区中，且该该低掺杂区所具有的该该第一掺杂剂类型的浓度低于该该第一阱，且该该第一高掺杂区所具有的该该第一掺杂剂类型的浓度高于该该第一阱。
在本公开的某些实施方案中，该该静电放电保护装置还包括耦合至该该第一电压端子的导电层，且该该第一高掺杂区、该该第二高掺杂区、该该第三高掺杂区及该该导电层可构成以该该导电层作为栅极的金属氧化物半导体(metal-oxide-semiconductor，mos)晶体管。该该第一掺杂剂类型可为n型，且该该第二掺杂剂类型可为p型。该该基底可包括该该第二掺杂剂类型的基底或该该第二掺杂剂类型的外延层。
在某些实施方案中，该该静电放电保护装置还包括：该该第一掺杂剂类型的第三阱，与该该第二阱相邻地设置于该该基础阱中；以及该该第一掺杂剂类型的第五高掺杂区及该该第二掺杂剂类型的第六高掺杂区，设置于该该第三阱中。该该第五高掺杂区、该该第六高掺杂区及该该第三高掺杂区可构成第三晶体管，且该该第五高掺杂区、该该第三高掺杂区及该该第四高掺杂区可构成第四晶体管，且该该第五高掺杂区及该该第六高掺杂区可耦合至该该第一电压端子，该该第三晶体管与该该第四晶体管可操作地并联于该该第一电压端子与该该第二电压端子之间。
在某些实施方案中，该静电放电保护装置还包括场氧化物层(fieldoxidelayer)，该场氧化物层被配置用以将该第三高掺杂区自该第二高掺杂区隔离开。该静电放电保护装置还包括：导电层，设置于该场氧化物层的位于该第二高掺杂区与该第三高掺杂区之间的一部分的顶上。该第一高掺杂区可被配置为较该第二高掺杂区距该第二阱更远，该第二高掺杂区被配置为与该第二阱相距一距离。
本公开的另一实施例描绘一种静电放电(esd)保护电路，该该静电放电保护电路包括：第一掺杂剂类型的第一晶体管，具有电性耦合至第一电压端子的第一发射极及第一基极以及电性耦合至第二电压端子的第一集电极；第二掺杂剂类型的第二晶体管，具有电性耦合至该该第一集电极的第二发射极及第二基极以及电性耦合至该该第一基极的第二集电极；以及该第一掺杂剂类型的第三晶体管，具有分别连接至该第一发射极及该第一基极的第三发射极及第三基极以及电性耦合至该第二电压端子的第三集电极，其中该第二发射极配置于该第一集电极与该第三集电极之间且相邻于该第一集电极及该第三集电极二者。该第一晶体管可操作以通过施加于该第一电压端子与该第二电压端子之间的触发电压而导通，以产生第一触发电流，且该第三晶体管可操作以通过该触发电压而导通，以产生第二触发电流，且该第二晶体管可操作以通过该第一触发电流及该第二触发电流而导通，并在该第一电压端子与该第二电压端子之间传导静电放电电流。
在某些实施方案中，该静电放电保护电路还包括耦合至该第一电压端子的导电层，且可以该第一发射极作为源极、该第一基极作为本体、该导电层作为栅极且以第一导体作为漏极而形成金属氧化物半导体(mos)晶体管。该第一掺杂剂类型可为n型，且该第二掺杂剂类型可为p型，且该第一晶体管可包括pnp双极结型晶体管(bipolarjunctiontransistor，bjt)与p型金属氧化物半导体晶体管中的一者，该第二晶体管可包括npn双极结型晶体管，且该第三晶体管可包括pnp双极结型晶体管与p型金属氧化物半导体晶体管中的一者。
在某些实施方案中，该静电放电保护电路可包括多个n型晶体管及多个p型晶体管，该n型晶体管包括npn双极结型晶体管，该p型晶体管包括pnp双极结型晶体管或p型金属氧化物半导体晶体管，且每一该n型晶体管可通过相应的p型晶体管而彼此间隔开且配置于两个相邻的p型晶体管之间，且该n型晶体管中的每一者与该p型晶体管中的一者可操作地彼此并联于该第一电压端子与该第二电压端子之间。
在某些实施方案中，该静电放电保护电路包括：该第一基极，在该第一掺杂剂类型的第一阱中电性耦合至该第一掺杂剂类型的第一高掺杂区；该第一发射极，在该第一阱中电性耦合至该第二掺杂剂类型的第二高掺杂区；第一导体，在该第二掺杂剂类型的第二阱中电性耦合至该第二掺杂剂类型的第三高掺杂区；该第二基极，电性耦合至该第三高掺杂区；该第二发射极，在该第三高掺杂区中电性耦合至该第一掺杂剂类型的第四高掺杂区；第二导体，电性耦合至该第一基极；该第三基极，电性耦合至该第一高掺杂区；该第三发射极，电性耦合至该第二高掺杂区；以及第三导体，电性耦合至该第三高掺杂区。
在某些实例中，该静电放电保护电路包括：包括该第四高掺杂区在内的该第一掺杂剂类型的多个第四高掺杂区，该多个第四高掺杂区设置于该第三高掺杂区中，且该第四高掺杂区中的每一者通过该第三高掺杂区的相应部分而彼此间隔开，该第三高掺杂区的该相应部分中的每一者与该第一高掺杂区及该第二高掺杂区一起构成相应的第一晶体管，该第四高掺杂区中的每一者与该第一高掺杂区及该第三高掺杂区一起构成相应的第二晶体管，且该第一晶体管中的每一者与该第二晶体管中的一者可操作地并联于该第一电压端子与该第二电压端子之间。
该静电放电保护电路还包括：该第一掺杂剂类型的第五区，该第五区设置于该第一阱中，该第一掺杂区及该第二掺杂区位于该第五区中，且该第五区相较于该第一阱具有较低浓度的该第一掺杂剂类型，且该第一区相较于该第一阱具有较高浓度的该第一掺杂剂类型。
本公开的第三实施例描绘一种在基底上制作静电放电(esd)保护装置的方法，该方法包括：在该基底上形成第一掺杂剂类型的基础阱；在该基础阱中形成该第一掺杂剂类型的第一阱及第二掺杂剂类型的第二阱；在该第一阱中形成该第一掺杂剂类型的第一高掺杂区及该第二掺杂剂类型的第二高掺杂区；在该第二阱中形成该第二掺杂剂类型的第三高掺杂区；在该第三高掺杂区中形成该第一掺杂剂类型的第四高掺杂区；以及形成用于将该第一高掺杂区及该第二高掺杂区电性耦合至第一电压端子以及将该第三高掺杂区及该第四高掺杂区电性耦合至第二电压端子的电性触点。该第一高掺杂区、该第二高掺杂区及该第三高掺杂区构成第一晶体管，且该第一高掺杂区、该第三高掺杂区及该第四高掺杂区构成第二晶体管，且该第一晶体管与该第二晶体管可操作地并联于该第一电压端子与该第二电压端子之间。
在某些实施方案中，该方法包括在该第三高掺杂区中形成包括该第四高掺杂区在内的该第一掺杂剂类型的多个第四高掺杂区，该第四高掺杂区中的每一者通过该第三高掺杂区的相应部分而彼此间隔开，该第三高掺杂区的该相应部分中的每一者与该第一高掺杂区及该第二高掺杂区一起构成相应的第一晶体管，该第四高掺杂区中的每一者与该第一高掺杂区及该第三高掺杂区一起构成相应的第二晶体管，且该第一晶体管中的每一者与该第二晶体管中的一者可操作地并联于该第一电压端子与该第二电压端子之间。
该方法还包括在该第一阱中形成该第一掺杂剂类型的低掺杂区，该第一高掺杂区及该第二高掺杂区形成于该低掺杂区中，且该低掺杂区相较于该第一阱具有较低浓度的该第一掺杂剂类型，且该第一高掺杂区相较于该第一阱具有较高浓度的该第一掺杂剂类型。该方法还包括形成耦合至该第一电压端子的导电层，且该第一高掺杂区、该第二高掺杂区、该第三高掺杂区及该导电层可构成以该导电层作为栅极的金属氧化物半导体(mos)晶体管。
该第一掺杂剂类型可为n型，且该第二掺杂剂类型可为p型，且该第一晶体管可包括pnp双极结型晶体管(bjt)与p型金属氧化物半导体晶体管中的一者，且该第二晶体管可包括npn双极结型晶体管。
在附图及以下说明中将阐述一或多个所公开实施方案的细节。通过阅读该说明、附图及权利要求书，其他特征、实施例及优点将变得显而易见。
附图说明
图1a是根据一或多个实施方案的具有静电放电(esd)保护的示例性系统的示意图。
图1b是根据一或多个实施方案的示例性静电放电保护电路的示意图。
图2a是说明根据一或多个实施方案的示例性静电放电保护装置的俯视图的示意图。
图2b是说明沿图2a所示的剖视线a-a’截取的剖视图的示意图。
图2c是说明沿图2a所示的剖视线b-b’截取的剖视图的示意图。
图3是根据一或多个实施方案的静电放电保护装置的示例性传输线脉冲(transmission-linepulse，tlp)曲线的示意图。
图4a是根据一或多个实施方案的静电放电保护装置的示例性崩溃电压测试曲线。
图4b是图4a所示静电放电保护装置的示例性传输线脉冲测试曲线。
图5是制作根据一或多个实施方案的静电放电保护装置的示例性工艺。
【附图标记及符号说明】
100：系统；
101、103：端子；
102：核心电路；
104、150、200：静电放电保护电路；
106、108：双极结型晶体管；
152、230a、230b：pnp双极结型晶体管；
154、240a、240b：npn双极结型晶体管；
201：阳极；
202：基底；
203：阴极；
204：n型基础阱；
206a、206b：n型阱；
207a、207b：寄生晶体管；
208：p型阱；
210a、210b：n-区；
212a、212b、222：n+区；
214a、214b、218：p+区；
216a、216b：导电层；
220：场氧化膜；
224：电性触点；
235a、235b：p型金属氧化物半导体(pmos)晶体管；
300：传输线脉冲曲线；
302、304：转折点；
306、462、464、472、474、476：点；
400、450：测量数据；
410、420：崩溃电压测试曲线；
460、470：传输线脉冲测试曲线；
500：工艺；
502、504、506、508、510、512：步骤；
a-a’、b-b’：剖视线；
a：阶段；
b：基极；
c：集电极；
d：漏极侧；
e：发射极；
g：栅极侧；
h、h：高度；
s：源极侧。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
低电压装置比如说互补金属氧化物半导体(complementarymetal-oxide-semiconductor，cmos)技术并非总是可实施各种功能。因此，已开发出高电压装置来处理并不适合低电压装置的应用。
高电压(high-voltage，hv)装置可需要低导通状态电阻(on-stateresistance)、高崩溃电压及低保持电压(holdingvoltage)。低导通状态电阻易于使静电放电电流在静电放电事件期间更有可能集中于高电压装置的表面或漏极边缘上。此种高电流及高电场可能在高电压装置的表面界面区处造成实体损坏。由于存在使此种装置维持低导通状态电阻的电性要求，因此与该装置相关联的表面规则或侧面规则无法增多，否则将使得高电压装置导通状态电阻增大。因此，在高电压装置中改善静电放电保护结构具有挑战性。
另外，高电压装置的高崩溃电压特性意指崩溃电压高于操作电压，且触发电压高于该高崩溃电压。因此，在静电放电事件期间，被保护的高电压装置可能在该高电压装置被导通以达成静电放电保护之前面临受损的风险。减小触发电压的一种方式是使用额外的外部静电放电检测电路。高电压装置的低保持电压特性使得该高电压装置可能将被非期望噪声(例如，通电峰值电压(power-onpeakvoltage)或突波电压(surgevoltage))触发，而可能在正常操作期间发生闭锁(latch-up)。高电压装置也可以能因以下事实而经历场板效应(fieldplateeffect)：电场分布可对路由敏感，因而静电放电电流在静电放电事件期间有可能集中于表面或漏极边缘处。
在某些情形中，高电压装置的静电放电效能可通过增加额外的屏蔽或工艺来提高。在某些情形中，可添加用于静电放电保护的额外的装置。该额外的静电放电装置可包括具有双极结型晶体管(bjt)元件的大尺寸二极管、具有增多的表面规则或侧面规则的金属氧化物半导体(mos)晶体管或可控硅整流器(siliconcontrolledrectifier，scr)。然而，额外的屏蔽及工艺会增加制造时间及成本。
本发明是有关于一种将n型晶体管与p型晶体管并联使用的高电压静电放电保护电路。p型晶体管为被配置成在静电放电事件期间触发n型晶体管导通以传导静电放电电流的触发源。p型晶体管可为pnp双极结型晶体管或p型金属氧化物半导体(p-typemetaloxidesemiconductor，pmos)晶体管。n型晶体管可为npn双极结型晶体管或n型金属氧化物半导体(n-typemetaloxidesemiconductor，nmos)晶体管。
在某些实施方案中，高电压静电放电保护装置包括可操作地并联于较高电压端子与较低电压端子之间的pmos晶体管与npn双极结型晶体管。npn双极结型晶体管的发射极以n+注入耦合至高电压pmos的漏极侧；npn双极结型晶体管的集电极以n+注入耦合至高电压pmos的本体侧；且npn双极结型晶体管的基极以p+注入耦合至高电压pmos的漏极侧。高电压pmos的源极侧及本体侧分别耦合至p+注入区及n+注入区。
相较于用于静电放电保护的传统mos晶体管，本文该静电放电保护装置可具有与mos晶体管的崩溃电压相同的崩溃电压、较mos晶体管的触发电压小(例如，是其一半)的触发电压及较mos晶体管的触发电流高(例如，是其5倍多)的触发电流。较高的触发电流会增强静电放电效能。举例而言，较高的触发电流可使得更易于避免闭锁事件。
该静电放电保护装置可通过例如以下标准工艺来制作而无需使用额外的屏蔽或工艺：三阱工艺(triplewellprocess)、双极(bipolar)-互补金属氧化物半导体(cmos)-双扩散金属氧化物半导体(double-diffusedmetal-oxide-semiconductor，dmos)(bcd)工艺、具有三阱工艺或双阱工艺(twinwellprocess)的非外延生长层(non-epitaxially-grownlayer，non-epi)工艺和/或单一多晶硅工艺(singlepolyprocess)或双层多晶硅工艺(doublepolyprocess)。不需要用于静电放电保护的额外装置，此可使该静电放电装置具有与高电压mos晶体管相同的总面积。
此种高电压静电放电保护技术可应用于任何适合的工艺及任何适合的操作电压。除高电压装置以外，该技术也可以用于静电放电自我保护(esdself-protection)、直流(directcurrent，dc)应用和/或低电压应用。
图1a是具有静电放电(esd)保护的示例性系统100的示意图。系统100包括耦合于端子101与103之间的核心电路102及静电放电保护电路104。核心电路102可为任何适合的欲保护电路或装置。端子101与103可分别为较高电压端子与较低电压端子，例如电源电压的阳极与阴极。静电放电保护电路104并联连接至核心电路102且被配置成在静电放电事件期间通过对施加于核心电路102上(例如，端子101与103之间)的高电压进行放电来保护核心电路102。
静电放电保护电路104包括n型晶体管及p型晶体管。n型晶体管可为npn双极结型晶体管或nmos晶体管。p型晶体管可为pnp双极结型晶体管或pmos晶体管。在某些实施方案中，p型晶体管充当为配置用以在静电放电事件期间触发n型晶体管导通以传导静电放电电流的触发源。在某些实施方案中，n型晶体管充当为配置用以在静电放电事件期间触发p型晶体管导通以传导静电放电电流的触发源。
仅为说明起见，如图1a中所示，静电放电保护电路104包括彼此并联地配置于端子101与103之间的两个双极结型晶体管(bjt)106与108。双极结型晶体管106的发射极及基极二者电性耦合至端子101，且双极结型晶体管106的集电极电性耦合至端子103。双极结型晶体管108的发射极及基极二者电性耦合至双极结型晶体管106的集电极且因此耦合至端子103，且双极结型晶体管108的集电极电性耦合至双极结型晶体管106的基极且因此耦合至端子101。
双极结型晶体管106可为触发源，而配置用以通过施加于端子101与103之间、双极结型晶体管106的基极上的触发电压而导通，以产生流至双极结型晶体管108的基极的触发电流，且双极结型晶体管108可通过该触发电流而导通，以将放电电流自较高电压端子101传导至较低电压端子103，因而可保护核心电路102免受损坏。在某些实例中，双极结型晶体管106为pnp双极结型晶体管且双极结型晶体管108为npn双极结型晶体管。在某些实例中，该触发源不再为pnp双极结型晶体管，而是可为包括将该pnp双极结型晶体管的发射极作为源极侧、将该pnp双极结型晶体管的基极作为本体侧、将该pnp双极结型晶体管的导体作为漏极侧且将导电层作为栅极侧的pmos晶体管。
图1b是另一示例性静电放电保护电路150。静电放电保护电路150可与图1a所示静电放电保护电路104相似，且连接于端子101与103之间。静电放电保护电路150包括一定数目的pnp双极结型晶体管152及一定数目的npn双极结型晶体管154。每一pnp双极结型晶体管152与每一npn双极结型晶体管154耦合于端子101与103之间且彼此并联。这些pnp双极结型晶体管152可等效于一个pnp双极结型晶体管(例如，图1a所示双极结型晶体管106)，且这些npn双极结型晶体管154可等效于一个npn双极结型晶体管(例如，图1a所示双极结型晶体管108)。
每一npn双极结型晶体管154配置于两个相邻的pnp双极结型晶体管152之间。在某些情形中，该两个相邻的pnp双极结型晶体管152通过施加于端子101与103之间的电压而导通，以产生相应的触发电流，且npn双极结型晶体管154通过来自该相邻的pnp双极结型晶体管152的该相应的触发电流而导通。下面在图2a至图2c中进一步详细论述：静电放电保护电路150可通过形成分布于p+高掺杂(或注入)区中的一定数目的n+高掺杂(或注入)区来制作。
图2a至图2c是示例性静电放电保护装置200，其中图2a是说明静电放电保护装置200的俯视图的示意图，图2b是说明沿图2a所示的剖视线a-a’截取的剖视图的示意图，且图2c是说明沿图2a所示的剖视线b-b’截取的剖视图的示意图。静电放电保护装置200可包括图1a所示静电放电保护电路104或图1b所示静电放电保护电路150。静电放电保护装置200可为单一多晶硅装置或双层多晶硅装置。仅为说明起见，静电放电保护装置200具有双层多晶硅结构。
参照图2b，静电放电保护装置200包括基底202，基底202可为p型材料基底或在基底上形成的外延成长的p层(epitaxially-grownp-layer，p-epi)。基底202的顶上形成有(例如，设置有)n型基础阱204。n型基础阱204被配置用于高电压(hv)应用且具有适合的n掺杂剂浓度(例如，约1012cm-3)。n型基础阱204可为堆栈于基底202上的一或多个n+埋置层、n-epi层、或深n型阱。
n型基础阱204中形成有n型阱206a、206b。n型阱206a、206b浅于n型基础阱204。n型基础阱204中亦形成有p型阱208。p型阱208亦浅于n型基础阱204。p型阱208与n型阱206a、206b可具有大约相同的深度。如图2b中所示，p型阱208可相邻于n型阱206a、206b。n型阱206a、206b可被n型基础阱204的边缘环绕。亦即，p型阱208位于n型阱206a、206b之间。n型阱206a、206b各自所具有的n掺杂剂浓度(例如，约1013cm-3)可高于n型基础阱204的n掺杂剂浓度。p型阱208可具有p掺杂剂浓度(例如，约1012cm-3)。
在某些实施方案中，n型阱206a、206b及p型阱208是例如通过在n型基础阱204内的不同区中分别注入n掺杂剂及p掺杂剂而形成于n型基础阱204中。在某些实施方案中，n型阱206a、206b及p型阱208设置于n型基础阱204的顶部上(例如，n型基础阱204的凹陷部中)。n型阱206a或206b可包括堆栈于n型基础阱204上的n+埋置层。p型阱208可包括堆栈于n型基础阱204上的p+埋置层。
在n型阱206a中可例如通过分别注入n掺杂剂及p掺杂剂，而形成有高掺杂n+区212a及高掺杂p+区214a。相似地，在n型阱206b中可例如通过分别注入n掺杂区及p掺杂区，而形成有高掺杂n+区212b及高掺杂p+区214b。每一高掺杂n+区212a、212b所具有的n掺杂剂浓度(例如，约1014cm-3至1016cm-3)可高于n型阱206a、206b中的n掺杂剂浓度。每一高掺杂p+区214a、214b所具有的p掺杂剂浓度(例如，约1014cm-3至1016cm-3)可高于p型阱208中的p掺杂剂浓度。高掺杂n+区212a、212b放在分别较高掺杂p+区214a、214b距p型阱208更远的位置。高掺杂p+区214a、214b与p型阱208分隔开。
在某些实施方案中，在n型阱206a、206b中例如通过稀释该n型阱中的n掺杂剂浓度或通过以较n型阱206a、206b低的n掺杂剂浓度形成额外的n型阱，而形成有低掺杂n-区210a、210b。在图3及图4b中进一步详细论述：低掺杂n-区210a、210b可减小静电放电保护装置200的电阻，进而将静电放电事件期间的触发电流增大至例如高于0.2安培的值，易于避免闭锁。每一低掺杂n-区210a、210b的n掺杂剂浓度(例如，约1012cm-3)可低于n型阱206a、206b中的n掺杂剂浓度。
高掺杂n+区212a及高掺杂p+区214a可形成于低掺杂n-区210a中，且高掺杂n+区212b及高掺杂p+区214b可形成于低掺杂n-区210b中。高掺杂p+区214a、214b分别通过n-区210a、210b的一部分而自p型阱208间隔开。
p型阱208中可形成有高掺杂p+区218。高掺杂p+区218的p掺杂剂浓度(例如，约1014cm-3至1016cm-3)可高于p型阱208中的p掺杂剂浓度。n型阱206a、206b中(例如，低掺杂n-区210a、210b中)的高掺杂p+区214a、214b通过场氧化膜(field-oxidefilm，fox)220而自高掺杂p+区218间隔开(或隔离开)，场氧化膜220可沉积于n型阱206a、206b的表面及p型阱208的表面上。n型阱206a、206b中(例如，低掺杂n-区210a、210b中)的高掺杂n+区212a、212b可通过场氧化膜220而自n型阱206a、206b的边缘或n型基础阱204的边缘间隔开(或隔离开)。换言之，场氧化膜220覆盖除高掺杂n+区212a、212b、高掺杂p+区214a、214b及高掺杂p+区218以外的n型基础阱204、n型阱206a、206b及p型阱208的顶部。场氧化膜220可通过硅局部氧化(localoxidationofsilicon，locos)(例如，浅沟道隔离(shallowtrenchisolation，sti))来形成。
n型阱206a中的高掺杂n+区212a及p+区214a可电性耦合至较高电压端子(例如，静电放电保护装置200的阳极201)。相似地，n型阱206b中的高掺杂n+区212b及p+区214b电性耦合至该较高电压端子(例如，阳极201)。p型阱208中的高掺杂p+区218电性耦合至较低电压端子(例如，静电放电保护装置200的阴极203)。
p+区214a、n+区212a及p+区218可构成p型晶体管。在某些实施方案中，p型晶体管是以p+区214a作为发射极、n+区212a作为基极且以p+区218作为集电极的pnp双极结型晶体管(bjt)230a。相似地，p+区214b、n+区212b及p+区218构成以p+区214b作为发射极、n+区212b作为基极且以p+区218作为集电极的另一pnp双极结型晶体管(bjt)230b。在某些情形中，n型阱206a、206b中可分别形成有寄生晶体管207a、207b。
在某些实施方案中，位于n型阱206a中的p+区214a与p型阱208中的p+区218之间的场氧化膜220的顶上沉积有导电层216a(例如，多晶硅层)。在此种情形中，p型晶体管可为包括p+区214a、n+区212a及导电层216a在内的p型金属氧化物半导体(mos)晶体管235a。具体而言，pmos晶体管235a可包括将p+区214a作为源极侧、n+区212a作为本体侧、导电层216a作为栅极侧且将p+区218作为漏极侧。相似地，位于n型阱206b中的p+区214b与p型阱208中的p+区218之间的场氧化膜220的顶上可沉积有导电层216b(例如，多晶硅层)。p+区214b、n+区212b及导电层216b及p+区218可构成以p+区214b作为源极侧、n+区212b作为本体侧、导电层216b作为栅极侧及p+区218作为漏极侧的另一p型金属氧化物半导体(pmos)晶体管235b。
参照图2a，可在pmos晶体管235a、235b的源极侧、本体侧、栅极侧及漏极侧上沉积单独的电性触点224(例如，金属层)，以经由电性触点224而电性耦合至阳极201及阴极203。如上所述，作为pmos晶体管235a的本体侧的n+区212a及作为pmos晶体管235a的源极侧的p+区214a形成于低掺杂n-区210a中；作为pmos晶体管235b的本体侧的n+区212b及作为pmos晶体管235b的源极侧的p+区214b形成于低掺杂n-区210b中；且pmos晶体管235a、235b的漏极侧对应于形成于p型阱208中的高掺杂p+区218。
在某些实施方案中，如图2a中所示，在高掺杂p+区218中沿着与由p+区218界定的区域的边缘垂直的第一方向(例如，沿通道长度)形成有一或多个高掺杂n+区222。高掺杂n+区222在p+区218中沿着第一方向分布且通过高掺杂p+区218的相应部分而间隔开。在n+区222中的每一者及p+区218的该某些部分中的每一者的顶上亦形成有电性触点224，该n+区222中的每一者及该p+区218的该某些部分中的每一者经由电性触点224电性耦合至阴极203。
图2c是沿图2a所示剖视线b-b’截取的剖视图，其处于与第一方向垂直的第二方向上(例如，沿通道宽度)。在某些实施方案中，沿第二方向，在p+区218中形成有高掺杂n+区222。在某些实施方案中，沿第二方向，在p+区218中可形成有两个或更多个高掺杂n+区。
如图2c中所示，在p+区218的两部分之间形成有n+区222，n+区222包括作为pmos晶体管235a的漏极侧的第一部分及作为pmos晶体管235b的漏极侧的第二部分。n+区222电性耦合至p+区218的第一部分。npn双极结型晶体管240a可以n+区222作为发射极、以p+区218的第一部分作为基极且以n型阱206a中的n+区212a作为集电极来构成。npn双极结型晶体管240a的集电极例如经由寄生晶体管207a电性耦合至pnp双极结型晶体管230a的基极或者电性耦合至pmos晶体管235a的本体侧。npn双极结型晶体管240a的基极及发射极电性耦合至pnp双极结型晶体管230a的集电极(或pmos晶体管235a的漏极侧)。因此，npn双极结型晶体管240a可操作地与pnp双极结型晶体管230a(或pmos晶体管235a)并联于阳极201和阴极203之间。
相似地，n+区222电性耦合至p+区218的第二部分。npn双极结型晶体管240b可以n+区222作为发射极、以p+区218的第二部分作为基极且以n型阱206b中的n+区212b作为集电极来构成。npn双极结型晶体管240b的集电极例如经由寄生晶体管207b电性耦合至pnp双极结型晶体管230b的基极或者电性耦合至pmos晶体管235b的本体侧。npn双极结型晶体管240b的基极及发射极电性耦合至pnp双极结型晶体管230b的集电极或pmos晶体管235b的漏极侧。因此，npn双极结型晶体管240b可操作地与pnp双极结型晶体管230b(或pmos晶体管235b)并联于阳极201及阴极203之间。
在操作中，当发生静电放电事件时，施加于阳极201与阴极203之间的电压可自崩溃电压增大至触发电压，且pnp双极结型晶体管230a可通过该触发电压而导通，以产生流至npn双极结型晶体管240a(例如，流至npn双极结型晶体管240a的基极)的触发电流。npn双极结型晶体管240a可通过触发电流而触发导通(或导通)，并将静电放电电流自阳极201传导至阴极203，藉此保护电路或装置(例如，图1a所示核心电路102)免受损坏。相似地，pnp双极结型晶体管230b可通过触发电压而导通，以产生流至npn双极结型晶体管240b的触发电流，npn双极结型晶体管240b可通过该触发电流而触发导通，以将静电放电电流自阳极201传导至阴极203。
重新参照图2a，如上所述，在高掺杂p+区218中沿着第一方向可形成有一或多个高掺杂n+区222，且该一或多个高掺杂n+区222通过p+区218的相应部分而间隔开。如图2b中所示，p+区218的相应部分中的每一者可与n型阱206a中的n+区212a及p+区214a一起构成相应的pnp双极结型晶体管。如图2c中所示，n+区222中的每一者可与n型阱中的n+区212a及p型阱208中的p+区218的一部分一起构成相应的npn双极结型晶体管。与图1b所示的静电放电保护电路150相似，相应的pnp双极结型晶体管中的每一者与相应的npn双极结型晶体管中的每一者可操作地并联于静电放电保护装置200的阳极201与阴极203之间。
在某些实例中，在两个相邻的pnp双极结型晶体管之间配置有npn双极结型晶体管。在静电放电事件期间，该相邻的pnp双极结型晶体管可操作地通过触发电压而导通，以产生流至npn双极结型晶体管的基极的相应触发电流，且npn双极结型晶体管可通过该相应触发电流而触发导通，以传导静电放电电流。
由p+区218界定且被电性触点224覆盖的区域沿第一方向的高度为h。由n+区222界定的区域沿第一方向的高度为h。n+区222可具有不同高度或相同高度。假定存在m个n+区、该m个n+区各自具有相同高度h，则p+区的该某些部分沿第一方向的高度为h-m*h，此时n+区222的总高度与p+区的该某些部分的总高度之间的比率r可被表达为：r＝m*h/(h-m*h)。
静电放电保护装置200的触发电压可基于n+区222的数目m和/或比率r。在特定实例中，如图4b中所论述，当n+区222的数目为5且该比率为1.6～1.9时，静电放电保护装置200的触发电压可相较于以pmos晶体管(例如，图2b所示pmos晶体管235a或235b)作为静电放电保护装置的情形而言下降达50％。
在某些实施方案中，如上所述，在高掺杂p+区218中沿第二方向也可以形成有一或多个高掺杂n+区，且该一或多个高掺杂n+区通过p+区218的相应部分而间隔开。静电放电保护装置的触发电压可基于第二方向上的n+区。在某些实施方案中，在高掺杂p+区218中可形成有呈行与列的数组的多个高掺杂n+区，且该多个高掺杂n+区被p+区218的相应部分支撑。静电放电保护装置的触发电压可基于该n+区数组。
图3是根据一或多个实施方案的静电放电保护装置的示例性传输线脉冲(tlp)曲线300的示意图。静电放电保护装置可为图1a所示的静电放电保护电路104或图1b所示的静电放电保护电路150、或者图2a至图2c所示的静电放电保护装置200。该静电放电保护装置可包括并联于该静电放电保护装置的阳极与阴极之间的pnp双极结型晶体管(或pmos晶体管)与npn双极结型晶体管。pnp双极结型晶体管可为图1a所示的pnp双极结型晶体管106或图1b所示的pnp双极结型晶体管152、或者图2a至图2c所示的pnp双极结型晶体管230a、230b。pmos晶体管可为图2a至图2c所示的pmos晶体管235a或235b。npn双极结型晶体管可为图1a所示的npn双极结型晶体管108或图1b所示的npn双极结型晶体管154、或者图2a至图2c所示的npn双极结型晶体管240a、240b。
传输线脉冲曲线300可通过对静电放电保护装置执行传输线脉冲测试来获得。举例而言，传输线脉冲测试可基于将传输线(例如，长的浮置缆线)充电至预定电压并将该预定电压放电至静电放电保护装置中。传输线放电采用时域反射法(time-domainreflectometry，tdr)来模拟静电放电(esd)事件，该时域反射法允许将瞬时电流及电压波形作为时间的函数来监测。传输线脉冲曲线300是在脉冲测试期间传输线脉冲测试电压(v)与传输线脉冲测试电流(a)的关系。如图3中所示，传输线脉冲曲线300可被划分成三个阶段a、b、c。
在阶段a中，当发生静电放电事件时，施加于静电放电装置上的电压超过该静电放电装置的崩溃电压，且自该崩溃电压增大至触发电压(例如，如由传输线脉冲曲线300上的转折点302指示)。pnp双极结型晶体管通过触发电压而导通，以产生对应触发电流(例如，如由转折点302指示)。
触发电流自pnp双极结型晶体管流动至npn双极结型晶体管(例如，流动至基极)，且npn双极结型晶体管通过该触发电流而导通，以将放电电流自阳极传导至阴极。因此，传输线脉冲电压自触发电压减小至保持电压，同时传输线脉冲电流自触发电流增大至保持电流。另一转折点304代表保持电压及保持电流。阶段b是骤回行为(snap-backbehavior)。
如阶段c中所示，接着静电放电装置可将传输线脉冲电压维持在保持电压位准，同时传输线电流自保持电流增大至较高静电放电电流(由点306指示)。因此，pnp双极结型晶体管与npn双极结型晶体管二者被导通，以将静电放电电流自阳极放电至阴极。
图4a是静电放电保护装置的示例性崩溃电压测试曲线410、420的测量数据400。崩溃电压测试可通过直流电压量测来执行。曲线410是包括pmos晶体管(例如，图2b的pmos晶体管235a)在内的第一静电放电保护装置的崩溃电压测试，而曲线420是包括可操作地并联于阳极与阴极之间的pmos晶体管与npn双极结型晶体管在内的第二静电放电保护装置(例如，图2a至图2c所示静电放电保护装置200)的崩溃电压测试。
曲线410与曲线420二者是第一静电放电保护装置与第二静电放电保护装置具有相同的崩溃电压。亦即，将并联的npn双极结型晶体管添加至pmos晶体管以形成第二静电放电保护装置，不会增大第一静电放电保护装置的崩溃电压。
图4b是图4a所示第一静电放电保护装置及第二静电放电保护装置各自的示例性传输线脉冲测试曲线460及470的测量数据450。具体而言，如图2a中所示，第二静电放电保护装置包括形成于高掺杂p+区中的多个分散的n+区。n+区的数目可为5，且n+区沿第一方向的长度与p+区的某些部分沿第一方向的长度之间的比率为约1.6～1.9。
传输线脉冲测试曲线460是第一静电放电保护装置具有约58伏(v)的触发电压(如由点462指示)及约1.3安培的静电放电电流(如由点464指示)。传输线脉冲测试曲线470是第二静电放电保护装置具有约29伏的触发电压(如由点472指示)、保持电流(如由点474指示)及约8.5安培的静电放电电流(如由点476指示)。因此，相较于第一静电放电保护装置，第二静电放电保护装置的触发电压下降50％。不受任何特定理论限制地，触发电压的此种减小可能主要是由在pmos晶体管的漏极侧中的高掺杂p+区中形成的多个高掺杂n+区所造成；静电放电保护装置的静电放电电流增大6.5倍，此可能是由在n型阱中形成的用以降低该静电放电保护装置的电阻的低掺杂n-区所造成。第二静电放电保护装置的效能可通过优化p+区中的n+区的数目、长度比率和/或低掺杂n-区中的n掺杂剂浓度来进一步改善。
图5是根据一或多个实施方案的制作静电放电保护装置的示例性工艺500。该静电放电保护装置可通过标准工艺(例如，三阱工艺和/或bcd工艺)来制作。该静电放电保护装置可为图1a所示的静电放电保护电路104或图1b所示的静电放电保护电路150、或者图2a至图2c所示的静电放电保护装置200。仅为说明起见，该静电放电保护装置可包括并联于该静电放电保护装置的阳极与阴极之间的p型晶体管(例如，pnp双极结型晶体管或pmos晶体管)与npn双极结型晶体管。
在基底上形成第一掺杂剂类型(n型)的n型基础阱(502)。该基底可为p型基底或设置有p-epi层的基底。n型基础阱可为堆栈于该基底上的一或多个n+埋置层、n-epi层、或深n型阱。
在n型基础阱中形成n型阱及p型阱(504)。p型阱可相邻于可被n型基础阱的边缘环绕的n型阱。n型阱所具有的n掺杂剂浓度(例如，约1013cm-3)可高于n型基础阱的n掺杂剂浓度(例如，约1012cm-3)。p型阱可具有p掺杂剂浓度(例如，约1012cm-3)。
在某些实施方案中，例如通过将n掺杂剂及p掺杂剂分别注入n型基础阱内的不同区中，而在该n型基础阱中形成n型阱及p型阱。在某些实施方案中，在n型基础阱的顶部上(例如，在n型基础阱的凹陷部中)设置n型阱及p型阱。n型阱可包括堆栈于n型基础阱上的n+埋置层。p型阱可包括堆栈于n型基础阱上的p+埋置层。
在n型阱中形成第一高掺杂n+区及第一高掺杂p+区(506)。在某些实施方案中，通过将n掺杂剂及p掺杂剂注入n型阱中的相应区中，而形成第一n+区及第一p+区。第一n+区所具有的n掺杂剂浓度(例如，约1014cm-3至1016cm-3)可高于n型阱中的n掺杂剂浓度(例如，约1013cm-3)。高掺杂p+区所具有的p掺杂剂浓度(例如，约1014cm-3至1016cm-3)可高于p型阱中的p掺杂剂浓度(例如，约1012cm-3)。可将第一n+区配置为较第一p+区距p型阱更远，且可将第一p+区配置为与p型阱相距一距离。
在某些实施方案中，例如通过稀释n型阱中的n掺杂剂或通过形成n掺杂剂浓度较该n型阱低的额外的n型阱，而在该n型阱中形成低掺杂n-区。低掺杂n-区所具有的n掺杂剂浓度(例如，约1012cm-3)可低于n型阱中的n掺杂剂浓度。接着可例如通过将n掺杂剂注入相应区或通过在相应区中形成额外的n型阱或p型阱，而在低掺杂n-区中形成第一高掺杂n+区及第一高掺杂p+区。
例如通过将p掺杂剂注入至p型阱中而在该p型阱中形成第二高掺杂p+区(508)。第二高掺杂p+区所具有的p掺杂剂浓度(例如，约1014cm-3至1016cm-3)可高于p型阱208中的p掺杂剂浓度(例如，约1012cm-3)。
例如通过将n掺杂剂注入p型阱或在该p型阱中形成额外的n埋置层，而在第二高掺杂p+区中形成第二高掺杂n+区(510)。在步骤508期间，可使用屏蔽来覆盖用于第二n+区的区域。在步骤510期间，可使用额外的屏蔽来覆盖所形成的第二p+区。
在某些实施方案中，通过可沉积于n型阱表面及p型阱表面上的场氧化膜(fox)，将n型阱中(例如，低掺杂n-区中)的第一高掺杂n+区及第一高掺杂p+区自第二高掺杂p+区间隔开(或隔离开)。可通过场氧化膜，将n型阱中的第一高掺杂n+区自该n型阱的边缘或n型基础阱的边缘间隔开(或隔离开)。可通过硅局部氧化(locos)(例如，浅沟道隔离(sti))来形成场氧化膜。
在某些实施方案中，在n型阱中的第一p+区域与p型阱中的第二p+区之间的场氧化膜的顶上形成(例如，沉积)导电层(例如，多晶硅层)。可使用该导电层作为mos晶体管的栅极侧。
形成用于将n型阱中的第一n+区及第一p+区电性耦合至较高电压端子(例如，静电放电保护装置的阳极)以及将p型阱中的第二n+区及第二p+区电性耦合至较低电压端子(例如，静电放电保护装置的阴极)的电性触点(512)。在某些实施方案中，静电放电保护装置的p型晶体管为包括将第一n+区作为基极、第一p+区作为发射极且将第二p+区作为导体的pnp双极结型晶体管。在某些实施方案中，p型晶体管为包括将第一n+区作为本体侧、第一p+区作为源极侧、第二p+区作为漏极侧且将导电层作为栅极侧的pmos晶体管。第一n+区、第二p+区及第二n+区可构成npn双极结型晶体管。p型晶体管(pnp双极结型晶体管或pmos晶体管)与npn双极结型晶体管可操作地并联于阳极与阴极之间。
在某些实施方案中，例如沿着与由第二p+区界定的区域的边缘垂直的方向，在p型阱中的第二高掺杂p+区中形成一定数目的第二高掺杂n+区。通过第二p+区的一相应部分，将第二n+区中的每一者彼此间隔开。第二p+区的相应部分中的每一者可与n型阱中的第一n+区及第一p+区一起构成相应的pnp双极结型晶体管(或pmos晶体管)。第二n+区中的每一者可与第一n+区及第二p+区一起构成相应的npn双极结型晶体管。pnp双极结型晶体管(或pmos晶体管)中的每一者与npn双极结型晶体管中的每一者可操作地并联于阳极与阴极之间。
以上已阐述一定数目的实施方案。然而，应理解，在不背离本文所述技术及装置的精神及范围的条件下可作出各种润饰。所述实施方案中的每一者中所公开的特征可独立地使用或彼此组合地使用。所述实施方案中也可以包括额外的特征及变型。因此，其他实施方案亦处于本申请权利要求的范围内。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。