半导体器件，测试半导体器件的方法和形成半导体器件的方法与流程

各实施例涉及用于测试沟槽内的绝缘层的概念，并且特别涉及半导体器件，用于测试半导体器件的方法和用于形成半导体器件的方法。

背景技术：

针对制造误差测试半导体器件通常是半导体器件的生产和质量控制中的必要步骤。例如，可以执行对各种层（例如氧化物层）的绝缘质量的测试，以检查半导体器件内的漏电绝缘，漏电绝缘可能导致半导体器件的不期望的行为或破坏。

技术实现要素：

可能存在提供一种用于半导体器件的改进概念的要求，该改进概念实现提高绝缘层质量的可测试性和/或减少用于检测绝缘层缺陷的努力和/或成本。

这样的要求可以由权利要求的主题来满足。

一些实施例涉及一种半导体器件，包括连接到晶体管结构的多个源极掺杂区部分的第一源极配线子结构。该半导体器件还包括连接到多个源极场电极的第二源极配线子结构，多个源极场电极位于延伸到半导体器件的半导体衬底中的多个源极场沟槽中。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分位于层堆叠的配线层，层堆叠的配线层位于半导体衬底上。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分各自包括足够触点用于至少临时测试测量的横向尺寸。包括触点配线部分的配线层被定位成比第一源极配线子结构和第二源极配线子结构之间的任何欧姆电连接更接近半导体衬底。

一些实施例涉及用于测试半导体器件的方法。所述方法包括：在连接到晶体管结构的多个掺杂区部分的第一源极配线子结构和连接到位于多个源极场沟槽中的多个源极场电极的第二源极配线子结构之间施加测试电压，所述多个源极场沟槽延伸到半导体器件的半导体衬底中。第一源极配线子结构在配线层中与第二源极配线子结构电绝缘。该方法还包括测量由施加的测试电压引起的第一源极配线子结构和第二源极配线子结构之间的漏电流。

一些实施例涉及用于形成半导体器件的方法。该方法包括形成延伸到半导体器件的半导体衬底中的多个源极场沟槽。该方法还包括形成位于多个源极场沟槽中的多个源极场电极。该方法还包括形成晶体管结构的多个源极掺杂区部分。该方法还包括：形成连接到所述多个源极掺杂区部分的第一源极配线子结构，以及形成连接到所述多个源极场电极的第二源极配线子结构。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分位于层堆叠的配线层中，层堆叠的配线层位于半导体衬底上。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分各自包括足够触点用于临时测试测量的横向尺寸。此外，包括触点配线部分的配线层被定位成比第一源极配线子结构和第二源极配线子结构之间的任何欧姆电连接更接近半导体衬底。

附图说明

以下将仅作为示例并且参考附图来描述装置和/或方法的一些实施例，其中：

图1-1e示出了半导体器件的各部分的示意性横截面；

图2示出了半导体器件的一部分的示意性横截面，图示了在两个隔离的源极焊盘的情况下的测试条件；

图3-5示出了半导体器件的示意性顶视图；

图6图示了用于测试半导体器件的方法的实施例的流程图；和

图7图示了用于形成半导体器件的方法700的实施例的流程图。

具体实施方式

现在将参考附图来更全面地描述各种示例性实施例，附图中图示了一些示例性实施例。在附图中，为了清楚起见，线、层和/或区的厚度可能被夸大。

因此，虽然示例性实施例能够进行各种修改和替代形式，但是其实施例作为示例在附图中示出，并且将在本文中详细描述。然而，应当理解，并不意图将示例性实施例限制为所公开的特定形式，相反，示例性实施例将覆盖落入本公开的范围内的所有修改、等同物和替代方案。在附图的描述中，相似的附图标记指代相似或类似的元件。

将理解的是，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。用于描述元件之间关系的其他词语（例如，“在……之间”与“直接在……之间”，“邻近”与“直接邻近”等）应该以类似的方式解释。

本文使用的术语仅用于描述特定实施例的目的，而不意图限制示例性实施例。如本文所使用的，单数形式的“一”、“一个”和“该”意图也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”和/或“包含”在本文中使用时指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组。

除非另有定义，否则本文使用的所有术语（包括技术和科学术语）具有与示例性实施例所属的领域中的普通技术人员通常理解的相同的含义。还将理解，例如在通常使用的词典中定义的那些术语应被解释为具有与其在相关领域的情境中的含义一致的含义。然而，如果本公开对术语给出偏离普通技术人员通常理解的含义的特定含义，则在该定义在本文中被给出的特定情境中应该考虑该含义。

图1示出了根据实施例的半导体器件100的示意性横截面。半导体器件包括第一源极配线子结构112，第一源极配线子结构112连接到晶体管结构的（第一）多个源极掺杂区部分110。半导体器件100还包括第二源极配线子结构124，第二源极配线子结构124连接到位于（第一）多个源极场沟槽120中的（第一）多个源极场电极122，（第一）多个源极场沟槽120延伸到半导体器件100的半导体衬底102中。第一源极配线子结构112的触点配线部分和第二源极配线子结构124的触点配线部分位于层堆叠的配线层处，层堆叠的配线层位于半导体衬底102上。第一源极配线子结构112的触点配线部分和第二源极配线子结构124的触点配线部分各自包括足够触点用于至少临时测试测量的横向尺寸。包括触点配线部分的配线层被定位成比第一源极配线子结构112和第二源极配线子结构124之间的任何欧姆电连接更接近半导体衬底102。

使用第一和第二源极配线子结构在配线层处使多个源极掺杂区部分和多个源极场沟槽电气分离可以实现在后端对多个源极场沟槽与多个源极掺杂区部分的绝缘（例如氧化物）的测试。以这种方式，可以避免昂贵的前端测试。例如，可以提高绝缘层质量的可测试性和/或可以降低检测绝缘层缺陷的努力和/或成本。

第一源极配线子结构112的触点配线部分可以例如对应于具有用于至少临时测试测量的足够横向尺寸的横向配线部分（例如，金属层的一部分），或者对应于具有用于至少临时测试测量的足够横向尺寸的竖直配线部分（例如，通孔）。

第二源极配线子结构124的触点配线部分可以例如对应于具有用于至少临时测试测量的足够横向尺寸的横向配线部分（例如，金属层的一部分），或者对应于具有用于至少临时测试测量的足够横向尺寸的竖直配线部分（例如，通孔）。

如果可以在用于测试测量的触点配线部分上放置测试针（例如单针或测试系统的针卡的针）或测试工具的探测尖端，则触点配线部分的横向尺寸可以足够用于至少临时测试测量。此外，触点配线部分可以用作接合焊盘，该接合焊盘可以大于用于仅供测量的临时触点的触点配线部分。临时测试测量可以是仅执行一次或几次并且之后不再执行的测试测量。例如，临时测试测量可以是穿过源极场电极和半导体衬底102（例如与源极沟槽邻近的主体掺杂部分）之间的绝缘层的漏电流测量。

第一源极配线子结构112的触点配线部分和第二源极配线子结构124的触点配线部分可以各自包括大于5μm×5μm（或大于10μm×10μm，大于20μm×20μm，大于50μm×50μm或大于100μm×100μm）的横向尺寸，该横向尺寸可能至少针对用于临时测试测量的触点是足够的。例如，触点配线部分可以对应于个体源极焊盘或仅在制造期间（例如在形成一个或多个源极焊盘之前）可访问的位于层堆叠内的中间接触焊盘或测试焊盘。

第一源极配线子结构112的触点配线部分或第一源极配线子结构112的另一个横向配线部分可以横向地连接（例如，形成横向欧姆电连接）晶体管结构的多个源极掺杂区部分110。例如，第一源极配线子结构112的竖直配线部分（例如，通孔）可以从所述多个源极掺杂区部分延伸到第一源极配线子结构112的触点配线部分或另一个横向配线部分。

例如，第二源极配线子结构124的触点配线部分或第二源极配线子结构124的另一横向配线部分可横向地连接（例如，形成横向欧姆电连接）所述多个源极场电极122。例如，第二源极配线子结构124的竖直配线部分（例如，通孔）可以从所述多个源极场电极延伸到第二源极配线子结构124的触点配线部分或另一个横向配线部分。

例如，第二源极配线子结构124可以包括位于所述多个源极场电极122和第二源极配线子结构124的触点配线部分之间的横向配线部分。横向配线部分可以对应于例如附加的导电元件（与第一源极配线子结构相比）。例如，与第一配线子结构相比，第二源极配线子结构可以包括附加的横向导电元件，例如用于在所述多个源极场电极122之间形成欧姆电连接。图1a示出了半导体器件100a的示意性横截面。半导体器件100a可以实现为类似于结合图1描述的半导体器件。该半导体器件包括连接到（第一）多个源极掺杂区部分110的第一源极配线子结构112。第一源极配线子结构112包括触点配线部分112a和位于触点配线部分112a与所述多个源极掺杂区部分110之间的（第一）配线部分112b。第一源极配线子结构112的第一配线部分112b可以例如对应于竖直配线部分。该半导体器件还包括连接到（第一）多个源极场电极122的第二源极配线子结构124，（第一）多个源极场电极122位于（第一）多个源极场沟槽（120，如图1c中所示）内。第二配线子结构124包括触点配线部分124a、第一配线部分124b和第二配线部分124c。第二源极配线子结构124的第一配线部分124b或第二配线部分124c中的一个可以对应于例如横向配线部分。第二源极配线子结构124的第一配线部分124b或第二配线部分124c中的另一个可以对应于例如竖直配线部分。例如，第二源极配线子结构124的第一配线部分124b或第二配线部分124c中的一个可以对应于附加的导电元件（与第一源极配线子结构相比）。例如，第一源极配线子结构112和第二源极配线子结构124可以由接合线104或位于触点配线部分112a和124a之间的接合线部分连接。

例如，如图1b中所示，半导体器件100a还可以包括第二多个源极掺杂区部分118，第二多个源极掺杂区部分118经由第二源极配线子结构124的第三配线部分124d连接到第二源极配线子结构124。第二源极配线子结构124的第三配线部分124d可以对应于例如竖直配线部分。半导体器件100a还可以包括位于第二多个源极场沟槽（140，如图1c中所示）内的第二多个源极场电极142。第二多个源极场电极142可以经由第一源极配线子结构112的第二配线部分112c和第三配线部分112d连接到第一源极配线子结构112。第一源极配线子结构112的第二配线部分112c或第三配线部分112d中的一个例如可以对应于横向配线部分。第一源极配线子结构112的第二配线部分112c或第三配线部分112d中的另一个可以对应于例如竖直配线部分。

例如，第一源极配线子结构112的触点配线部分112a可以通过连接结构116（例如横向连接沟槽）而连接到第一源极配线子结构112的第二配线部分112c，如图1c中所示。在图1c中，第一源极配线子结构112的第二配线部分112c对应于位于第一源极配线子结构112的触点配线部分112a与第二多个源极场电极142之间的横向配线部分。第一源极配线子结构的横向配线部分112c例如可能不被接合（连接到接合线）。

例如，第二源极配线子结构124的触点配线部分124a可以通过连接结构128（例如横向连接沟槽）连接到第二源极配线子结构124的第一配线部分124b，也如图1c中所示。在图1c中，第二源极配线子结构124的第一配线部分124b对应于位于第二源极配线子结构124的触点配线部分124a和第一多个源极场电极122之间的横向配线部分。例如，第二源极配线子结构的横向配线部分124b可能不被接合（连接到接合线）。

第一和第二源极配线子结构的触点配线部分112a、124a可以连接到接合线，例如将触点配线部分相互连接的接合线或将触点配线部分连接到半导体器件100a的封装结构的接合线。半导体器件100a还可以包括例如多个栅极沟槽150。

结合所提出的概念或上述一个或多个示例（例如，图1、1d至图7）叙述半导体器件100a的更多细节和方面。半导体器件100a可以包括与所提出的概念的一个或多个方面或上文或下文所描述的一个或多个示例相对应的一个或多个附加可选特征。

例如，包括触点配线部分的配线层可以是位于半导体衬底102上的层堆叠的横向配线层（例如金属层）或竖直配线层。

例如，横向配线层可以被定位成比位于第一源极配线子结构和第二源极配线子结构之间的任何欧姆电连接更接近半导体衬底102。或者，配线层可以对应于竖直配线层，例如包括通孔结构的层。

例如，位于多个源极场电极122和第二源极配线子结构124的触点配线部分之间的第二源极配线子结构124的一部分可以由连接沟槽电极来实现，该连接沟槽电极位于连接沟槽中，该连接沟槽延伸到例如半导体衬底中（和/或可选地，第一源极配线子结构包括用于连接第二多个源极场电极的连接沟槽电极）。例如，连接沟槽和连接沟槽电极的最大横向延伸的方向可以与多个源极场沟槽和多个源极场电极的最大横向延伸正交。

多个源极场沟槽120的至少部分可以竖直位于第一源极配线子结构112的触点配线部分的下方。多个源极场沟槽120的至少部分例如可以竖直地位于半导体衬底102的背侧表面和第一源极配线子结构的触点配线部分之间。例如，在半导体器件100的顶视图中，多个源极场沟槽120的至少部分可以与第一源极配线子结构的触点配线部分具有横向重叠。

例如，源极掺杂区部分的至少部分可以位于第一配线子结构112的触点配线部分的竖直下方。例如，在半导体器件100的顶视图中，多个源极掺杂区部分110的至少部分可以与第一源极配线子结构的触点配线部分具有横向重叠。例如，多个源极场沟槽120（以及对应的主体区域）和多个源极掺杂区部分可以以重复样式横向布置在第一配线子结构112的触点配线部分下方。例如，源极区可以传导大电流，而几乎没有电流可以流动到源极沟槽电极，使得第一配线子结构112的触点配线部分和源极掺杂区部分之间的连接可以保持较短，而可以使源极场电极与第二配线子结构124的触点配线部分的连接较长。

例如，第一源极配线子结构112和第二配线子结构124可以包括金属部分（例如铝、铜和/或钨）和/或多晶硅部分（例如连接沟槽电极），从而实现线、层、焊盘和/或通孔。

例如，第一源极配线子结构112可以将晶体管结构的多个源极掺杂区部分连接到第一源极配线子结构112的源极接触界面（例如，第一源极焊盘），从而把外部电气器件或外部源极电位连接到晶体管结构的多个源极掺杂区部分。第一源极配线子结构112可以对应于或包括源极格栅或一个或多个源极金属层。第一源极配线子结构112的触点配线部分可以对应于例如第一源极配线子结构112的（第一）源极焊盘或第一源极配线子结构112的中间接触焊盘（例如由第一源极配线子结构的（大）通孔或者位于多个源极掺杂区部分和第一源极配线子结构的源极焊盘之间的横向配线层中的金属层部分实现）。

多个源极掺杂区部分110之间的横向欧姆电连接可以对应于例如由通孔连接到多个源极掺杂区部分110的金属层的一部分（例如，第一源极配线子结构的触点配线部分或另一横向配线部分）。

例如，第二源极配线子结构124可以将晶体管结构的多个源极场电极122连接到源极接触界面（例如第二源极焊盘），从而将外部电气器件或外部源极电位连接到晶体管结构的多个源极场电极122。第二源极配线子结构124可以对应于或包括源极格栅或一个或多个源极金属层。

例如，第二源极配线子结构124的触点配线部分可以对应于第二源极配线子结构124的（第二）源极焊盘或第二源极配线子结构的中间接触焊盘（例如由第二源极配线子结构的（大）通孔或者位于多个源极场电极和第二源极配线子结构的源极焊盘之间的横向配线层中的金属层部分实现）。

多个源极场电极122之间的横向欧姆电连接可以对应于例如由通孔连接到多个源极场电极122的金属层的一部分（例如，第二源极配线子结构的触点配线部分或另一横向配线部分）或对应于位于连接多个源极场电极的沟槽内的电极。

例如，层堆叠可以包括位于包括触点配线部分的配线层上方（例如比该配线层距半导体衬底更远）的（另外的）金属层。可以至少部分地通过所述（另外的）金属层提供第一源极配线子结构和第二源极配线子结构之间的欧姆电连接。例如，与包括触点配线部分的配线层相比，所述另外的金属层位于距半导体衬底102更大距离处。例如，可以在测试半导体衬底和多个源极场电极122之间的漏电流之后形成所述另外的金属层。例如，第一和第二源极配线子结构可以使用通孔连接到所述金属层。例如，如果触点配线部分被实现为在公共源极焊盘下方的配线层中的中间测试接触界面，则可以使用所述另外的金属层来实现连接到第一源极配线子结构（112）和第二源极配线子结构（124）的公共源极焊盘。

第一源极配线子结构112可以包括第一源极焊盘结构（例如，包括焊盘金属化层（例如铜或铝）或阻挡层（例如钛和/或氮化钛）和焊盘金属化层），用于接合导线或附接焊接结构（例如焊球或焊柱）。第一源极焊盘结构可以由以下各项表示：第一源极配线结构112的触点配线结构或位于层堆叠的一层处的焊盘结构，所述层堆叠的一层位于比包括触点配线部分的配线层距离半导体衬底的更大距离处。第二源极配线子结构124还可以包括第二源极焊盘结构（例如，包括焊盘金属化层（例如铜或铝）或阻挡层（例如钛和/或氮化钛）和焊盘金属化层），用于接合导线或附接焊接结构。第二源极焊盘结构可以由以下各项表示：第二源极配线结构124的触点配线结构或位于层堆叠的一层处的焊盘结构，所述层堆叠的一层位于比包括触点配线部分的配线层距离半导体衬底的更大距离处。例如，第一源极焊盘结构和第二源极焊盘结构可以被定位成比第一源极配线子结构112和第二源极配线子结构124之间的任何欧姆电连接更接近半导体衬底102。第一源极焊盘结构和第二源极焊盘结构可以各自包括大于100μm×100μm（或大于200μm×200μm，大于500μm×500μm，大于500μm×1mm，大于1mm×1mm，或大于2mm×2mm）的横向尺寸（例如横向覆盖面积）。

第一接合线可以位于第一源极焊盘结构和封装结构之间，并且第二接合线可以位于第二源极焊盘结构和封装结构之间。例如，可以通过第一接合线、第二接合线和封装结构来提供第一源极配线子结构112和第二源极配线子结构124之间的欧姆电连接。例如，使用导线接合来连接第一和第二源极配线子结构可以实现当在接合之后源极配线子结构被短路时在后端测试源极场沟槽氧化物。例如，封装结构可以是半导体器件的封装的引线框架或封装衬底。替代或附加地，（第一）接合线可以位于第一源极焊盘结构和第二源极焊盘结构之间。接合线可以欧姆电连接第一源极配线子结构112和第二源极配线子结构124。例如，第二接合线可以位于第一或第二源极焊盘结构和封装结构之间。

图1d示出了半导体器件100b的示意性横截面。半导体器件100b可以被实现为类似于结合图1-1c描述的半导体器件之一。半导体器件100b包括第一源极配线子结构112，第一源极配线子结构112连接到第一多个源极掺杂区部分110并且连接到位于第二多个源极场沟槽140内的第二多个源极场电极。半导体器件100b还包括第二源极配线子结构124，第二源极配线子结构124连接到位于第一多个源极场沟槽120内的第一多个源极场电极并且连接到第二多个源极掺杂区部分118。半导体器件100b还包括多个栅极沟槽150。第一源极配线子结构的触点配线部分由位于触点配线部分之间的接合线部分104a连接到第二源极配线子结构的触点配线部分。第二源极配线子结构还可以由另外的接合线部分104b连接到另外的源极配线子结构的另外的触点配线部分或连接到半导体器件100b的封装结构。触点配线部分可以例如通过电介质106与源极掺杂区部分并且与源极场电极分离。

结合所提出的概念或上述一个或多个示例（例如，图1-1c，2-7）叙述半导体器件100b的更多细节和方面。半导体器件100b可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加可选特征。

替代地，第一源极配线子结构112和第二源极配线子结构124可以由形成在层堆叠上的再分配金属层或半导体器件100的封装（例如，倒装芯片封装）内的金属层欧姆电连接（例如，短路）。例如，半导体器件100的封装可以包括用于源极电位的金属层，并且第一源极配线子结构112和第二源极配线子结构可以例如通过该金属层电连接。

例如，第一源极配线子结构112可以至少在最下方（横向）配线层内与第二源极配线子结构124电绝缘，最下方配线层包括：第一源极配线子结构的触点配线部分，该触点配线部分实现晶体管结构的多个源极掺杂区部分之间的横向欧姆电连接；以及第二源极配线子结构124的触点配线部分，该触点配线部分实现多个源极场电极122之间的横向欧姆电连接。至少在最下方（横向）配线层内使第一和第二源极配线子结构绝缘可以实现在后端对多个源极场沟槽与多个源极掺杂区部分的绝缘的（例如，氧化物）的测试。最下方（横向）配线层可以对应于层堆叠的一个金属层，该金属层被定位成比层堆叠的其他金属层更接近半导体衬底。最下方（横向）配线层例如可以对应于半导体器件的金属1层（m1）。

第一源极配线子结构112的触点配线部分可以连接到多个源极掺杂区部分并且连接到源极接触界面（源极焊盘）。第二源极配线子结构124的触点配线部分可例如被连接到多个源极场电极并且连接到源极接触界面（源极焊盘）。第一源极配线子结构112的触点配线部分可以例如与第二源极配线子结构124的触点配线结构相比连接到不同的源极接触界面。替换地，第一源极配线子结构112的触点配线部分可以与第二源极配线子结构124的触点配线部分连接到相同的源极接触界面，例如，如果对多个源极掺杂区部分110和多个源极电极122之间漏电流的测试在形成源极接触界面之前被执行的话。

例如，第一源极配线子结构112例如在位于半导体衬底的背侧表面和所述配线层之间的区之外电连接到第二源极配线子结构124。例如，第一源极配线子结构112可以在半导体器件100的封装处或者通过被定位成比配线层更加远离半导体衬底102的层堆叠的金属层电连接到第二源极配线子结构124。在所述区之外电连接第一和第二源极配线子结构可以实现在后端对多个源极场电极与半导体衬底的绝缘（例如，氧化物）的测试。

例如，所述多个源极场沟槽120的深度可以比源极掺杂区部分的深度的5倍（或10倍）大。所述多个源极场沟槽可以是条状的（例如在横截面中柱状或圆柱状）。条状可以是在第一横向方向上延伸得比在正交的第二横向方向上显著更远的几何形状。例如，所述多个源极场沟槽120可以包括一横向长度，该横向长度大于所述多个源极场沟槽120中的源极场沟槽的横向宽度的10倍（或50倍或100倍）。例如，多个源极场沟槽120中的源极场沟槽的横向长度可以是多个源极场沟槽120的最大横向延伸。例如，所述多个源极场沟槽120可包括大于横向宽度且短于横向长度的竖直延伸。例如，所述多个源极场沟槽120可延伸到大于10μm（或大于30μm或大于50μm）的深度。所述多个源极场电极中的源极场电极可以位于所述多个源极场沟槽120中的每一个源极场沟槽120中。源极场电极通过源极场沟槽120内的绝缘层与半导体衬底绝缘。

所述多个源极掺杂区部分110可以例如定位成邻近于晶体管结构的栅极沟槽。所述多个源极掺杂区部分例如可能不被定位成邻近于晶体管结构的多个源极场沟槽120中的任何源极场沟槽120。

例如，在半导体器件100内源极掺杂区部分的数量和源极场沟槽的数量可以大于50（或大于100或大于500）。例如，连接到第二源极配线子结构的多个源极场沟槽120可以包括多于10（或多于20或多于50）个源极场沟槽。例如，连接到第一源极配线子结构的多个源极掺杂区部分110可包括多于10（或多于20或多于50）个源极掺杂区部分。

例如，半导体器件100的晶体管结构包括多个主体掺杂区部分，所述多个主体掺杂区部分位于所述多个源极掺杂区部分110和晶体管结构的漂移区或漏极区之间。每个主体掺杂区部分可以位于栅极沟槽和源极场沟槽之间（例如（直接）邻近于栅极沟槽和（直接）邻近于所述多个源极场沟槽120中的源极场沟槽120）或位于两个相邻的栅极沟槽之间。所述多个源极掺杂区部分可以包括例如第一导电类型。晶体管结构的主体区可以包括例如第二导电类型。包括第一导电类型的区可以是p掺杂区（例如通过掺入铝离子或硼离子产生）或n掺杂区（例如通过掺入氮离子、磷离子或砷离子产生）。因此，第二导电类型指示相对的n掺杂区或p掺杂区。换言之，第一导电类型可以指示p掺杂并且第二导电类型可以指示n掺杂或反之。

半导体器件100的半导体衬底102可以是硅衬底。替代地，半导体衬底102可以是宽带隙半导体衬底，具有比硅的带隙（1.1ev）大的带隙。例如，半导体衬底102可以是碳化硅（sic）基半导体衬底，或砷化镓（gaas）基半导体衬底或氮化镓（gan）基半导体衬底。半导体衬底102可以是半导体晶片或半导体管芯。

该晶体管结构可以是例如绝缘栅双极晶体管（igbt）或场效应晶体管（fet）。晶体管结构可以是例如竖直晶体管布置。例如，竖直晶体管布置可以是实现竖直电流流动的电气结构。例如，半导体器件100的晶体管结构可以控制和/或传导和/或阻挡半导体器件的前侧和半导体器件的背侧之间的电流流动。晶体管结构可以例如包括大于10v（例如大于20v，大于50v，大于100v）的击穿电压。半导体器件100可以是功率半导体器件。功率半导体器件和/或功率半导体器件的晶体管结构可以例如具有如下击穿电压或闭锁电压：大于10v（例如10v、20v或50v的击穿电压），大于100v（例如，200v、300v、400v或500v的击穿电压）或大于500v（例如600v、700v、800v或1000v的击穿电压）或大于1000v（例如1200v、1500v、1700v、2000v、3300v或6500v的击穿电压）。

图1e示出功率半导体器件100c的示意性横截面。功率半导体器件100c可以被实现为类似于结合图1-1d所描述的半导体器件中的一个。功率半导体器件100c包括：多个源极掺杂区部分110；多个源极场沟槽120，包括多个源极场电极；多个栅极沟槽150，包括多个栅电极；以及多个主体掺杂区部分160。功率半导体器件100c还包括n漂移区170和p漏极区180。可选地，所述半导体器件100c还可以包括至少一个n短部分190用于反向导通。

图1e示出了反向导通的rc绝缘栅双极晶体管igbt的示例。类似地，一般igbt可以实现为不具有n短部分190。另外，类似地，金属氧化物（mox）半导体晶体管可以被实现为在背侧不具有p掺杂区。金属氧化物（mox）半导体晶体管可以包括n掺杂区，n掺杂区包括漂移区和高掺杂的背侧漏极掺杂区。

例如，可以正交于半导体衬底102的前侧表面测量各个层的竖直方向和竖直尺寸或厚度，并且可以平行于半导体衬底102的前侧表面测量横向方向和横向尺寸。

半导体器件100的层堆叠可以例如包括一个或多个横向配线层（例如金属层）和一个或多个竖直配线层（例如，通孔层）。

横向配线层（例如，半导体器件的层堆叠的金属层）可以是用于实现竖直电连接（通孔）之间的横向电连接的层，该竖直电连接连接横向配线层。竖直配线层（例如，半导体器件的层堆叠的通孔层）可以是用于实现横向配线层之间的竖直电连接（通孔）的层。例如，第一源极配线子结构112的各部分和第二源极配线子结构124的各部分位于半导体器件100的层堆叠的一个或多个横向配线层和一个或多个竖直配线层中。

半导体衬底的前侧可以是用于实现与在半导体衬底的背侧相比更精密和复杂的结构的一侧，因为如果例如结构已经形成在半导体衬底的一侧，则针对背侧的工艺参数（例如温度）和处理可能受到限制。包括触点配线部分（例如实现源极焊盘或另外包括源极焊盘）的半导体器件100的层堆叠位于半导体衬底102的前侧。

图2图示半导体器件200的实施例的示意性横截面，示出了两个隔离的源极焊盘的情况下的测试条件。半导体器件200可以被实现为类似于结合图1-1e所描述的半导体器件之一。在图2中，半导体器件还包括延伸到半导体衬底102中的多个栅极沟槽150。第一源极配线子结构112被连接到位于第一源极配线子结构112的第一源极焊盘下方的第一多个源极掺杂区部分110和第一多个主体掺杂区部分160。第二源极配线子结构124被连接到位于第一多个源极场沟槽120中的第一多个源极场电极122，第一多个源极场沟槽120位于第一源极配线子结构112的第一源极焊盘的下方。此外，第一源极配线子结构112被连接到第二多个源极场电极142，第二多个源极场电极142位于第二多个源极场沟槽140中，第二多个源极场沟槽140位于第二源极配线子结构124的第二源极焊盘的下方。另外，第二源极配线子结构124被连接到第二多个源极掺杂区部分118和第二多个主体掺杂区部分162，第二多个源极掺杂区部分118和第二多个主体掺杂区部分162位于第二源极配线子结构124的第二源极焊盘下方。

多个栅极沟槽150中的栅极沟槽可容纳栅极电极，并且由栅极电极控制的晶体管沟道可以定位成邻近于栅极沟槽。栅极电位可在半导体器件200的操作期间通过栅极配线结构被施加到栅极沟槽内的栅极电极。

多个源极掺杂区部分110被定位成例如横向邻近于（例如，直接横向邻近于）所述多个栅极沟槽。没有源极掺杂区部分被定位成直接邻近于源极场沟槽。将源极掺杂区部分定位成邻近于栅极沟槽仅可以降低在测试期间源极场沟槽形成电子沟道的危险。该半导体器件200可以进一步包括晶体管结构的一个或多个主体区的多个主体掺杂区部分160。多个主体掺杂区部160被连接到第一源极配线子结构112。多个主体掺杂区部分160将多个源极掺杂区部分与多个源极场沟槽分离，这样可以避免例如在测试期间形成电子沟道。例如，第一源极配线子结构112可以包括连接到多个源极掺杂区部分110和连接到多个主体掺杂区部分160的多个公共源极-主体触点。

多个主体掺杂区部分160可以例如被定位成横向地邻近于所述多个源极场沟槽中的源极场沟槽。例如，所述多个主体掺杂区部分可以通过氧化物层与位于多个源极场沟槽120内的源极场电极122绝缘。

例如，n掺杂源极区（例如，所述多个源极掺杂区部分中的n掺杂源极区）可以仅邻近于栅极沟槽（例如，并且不邻近于源极场沟槽）。这可以阻挡可能的电子沟道，如果n源极区也将在测试条件下邻近于所述源极场沟槽，则电子沟道可以通过处于+50v的源极场沟槽形成。此外，该器件的漏极电位在测试期间也可能处在源极场沟槽的电位。

在测试条件下，在两个隔离的源极焊盘的两种情况（栅极=源极=0v，源极场沟槽=漏极=50v）下模拟示例的电场分布和静电电位。流动的电流在几ma的范围内。半导体器件汲取6ma的电流，而从源极触点到源极场沟槽没有电子沟道形成。最高电场强度位于多个主体掺杂区部分中的主体掺杂区部分和多个源极场沟槽中的源极场沟槽之间，处于大约3·10⁶vcm^-1。

例如，多个源极掺杂区部分110、多个主体掺杂区部分160、多个源极场沟槽120和/或多个栅极沟槽可以横向布置成重复样式。多个主体掺杂区部分160中的主体掺杂区部分例如可以比多个源极掺杂区部分110中的源极掺杂区部分竖直地更远延伸到半导体衬底中。

例如，多个栅极沟槽150的最大深度与多个源极场沟槽120的最大深度的差别可能小于所述多个源极场沟槽120的最大深度的20％（或小于10％，或小于5％）。例如，多个栅极沟槽150的最大深度可以比主体掺杂区部分的最大深度的一倍（或1.5倍或2倍）大。多个栅极沟槽可以是条状的（例如在横截面中柱状或圆柱状）。例如，所述多个栅极沟槽150的横向长度可以比多个栅极沟槽150中栅极沟槽的横向宽度的10倍（或50倍或100倍）大。例如，多个栅极沟槽150的源极场沟槽的横向长度可以是多个栅极沟槽150的最大横向延伸。例如，多个栅极沟槽150可包括大于横向宽度并且短于横向长度的竖直延伸。例如，所述多个栅极沟槽150可延伸到大于1μm（或大于2μm或大于3μm）的深度。

半导体器件200的更多细节和方面结合所提出的概念或上文或下文描述的一个或多个示例（例如图1至1e和图3至7）被叙述。半导体器件200可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加的可选特征。

图3图示半导体器件300的实施例的示意性顶视图，图示了用于在后端实现sox测试的所提出的布局改变的示例。该半导体器件300可以被实现为类似于结合图1或2所描述的半导体器件之一。半导体器件300包括第一源极配线子结构，第一源极配线子结构包括（第一）源极（子）焊盘304（例如，第一源极配线子结构的触点配线部分）、位于连接沟槽116中的连接沟槽电极和横向配线部分306。第一源极子焊盘连接到（第一）多个源极掺杂区部分，（第一）多个源极掺杂区部分竖直位于第一源极子焊盘304下方。第一源极配线子结构的横向配线部分306可以被连接到另外（例如，第二）多个源极场电极，该另外多个源极场电极位于延伸到半导体器件300的半导体衬底中的另外（例如，第二）多个源极场沟槽140中。

例如，第一源极配线子结构的源极（子）焊盘和所述另外多个源极场沟槽140之间的欧姆电连接的至少一部分可以由位于第一源极配线子结构的连接沟槽116内的沟槽电极来提供。例如，位于第一源极配线子结构的连接沟槽116内的连接沟槽电极可以在不需要层堆叠内的附加配线的情况下实现第一源极配线子结构的第一源极（子）焊盘304与所述另外多个源极场沟槽140的欧姆电连接。

半导体器件300包括第二源极配线子结构，第二源极配线子结构包括（第二）源极（子）焊盘308（例如，第二源极配线子结构的触点配线部分）、位于连接沟槽128内的连接沟槽电极和横向配线部分310。第二源极配线子结构的横向配线部分310例如经由触点（例如连接横向配线部分310和源极场沟槽120的源极场电极的触点302）被连接到（第一）多个源极场电极，（第一）多个源极场电极位于（第一）多个源极场沟槽120中。

第一和第二源极配线子结构被连接到两个源极掺杂区部分，并且源极场电极可以减少至少部分地分离的配线结构的数量，并且可以实现相互测试。

例如，第二源极子焊盘308可以进一步连接到晶体管结构的另外（第二）多个源极掺杂区部分。所述第二多个源极掺杂区部分的至少部分可以例如竖直位于第二源极配线子结构的第二源极子焊盘308的下方。

第二多个源极场沟槽140和第二多个源极掺杂区部分可以例如以重复样式被横向布置。

例如，在位于第一多个源极场沟槽120内的所述多个源极场电极和第二源极配线子结构的第二源极子焊盘308之间的欧姆电连接的至少部分可以由位于第二源极配线子结构的连接沟槽128中的连接沟槽电极来实现。

例如，所述第二多个源极场沟槽140的至少部分可以竖直位于半导体衬底的背侧表面和第二源极配线子结构的第二源极子焊盘308之间（例如在半导体器件300的顶视图中竖直位于第二源极配线子结构的第二源极子焊盘308下方）。所述第一多个源极场沟槽120的至少部分可以竖直位于半导体衬底的背侧表面和第一源极配线子结构的第一源极子焊盘304之间（例如在半导体器件300的顶视图中竖直位于第一源极配线子结构的第一源极子焊盘304下方）。半导体器件300可以包括第三源极子焊盘312和第四源极子焊盘314。第一多个源极场沟槽120的至少部分可竖直位于第三源极子焊盘312的下方，并且第二多个源极场沟槽140的至少部分可以竖直位于第四源极子焊盘314的下方（在半导体器件的顶视图中）。

例如，第三源极子焊盘312可以被连接到半导体器件的晶体管结构的第三多个源极掺杂区部分。第四源极子焊盘314可以被连接到晶体管结构的第四多个源极掺杂区部分。

例如，第一源极子焊盘可以连接到晶体管结构的主体区的第一主体区部分。第二源极子焊盘可以连接到主体区的第二主体区部分。第三源极子焊盘可以连接到主体区的第三主体区部分。第四源极子焊盘可以连接到主体区的第四主体区部分。第一主体区部分可以通过隔离沟槽或通过具有不同于主体区的导电类型的导电类型的掺杂区与第二主体区部分（和/或第三主体区部分，和/或第四主体区部分）横向分离。第二主体区部分可以通过隔离沟槽或通过具有不同于主体区的导电类型的导电类型的掺杂区与第一主体区部分（和/或第三主体区部分，和/或第四主体区部分）横向分离。

这可以实现对位于半导体衬底的背侧表面和第二源极配线子结构的触点配线部分之间的源极场沟槽的各部分的测试。

连接沟槽116、128可被实现为例如类似于多个源极场沟槽。所述连接沟槽可以例如布置为与多个源极场沟槽（例如，由相同的沟槽蚀刻工艺形成并包括基本相等的深度）正交。位于连接沟槽116、128内的连接电极可以包括例如高掺杂的多晶硅。

所述另外多个源极场沟槽140可被实现为类似于多个源极场沟槽120，和/或所述另外多个源极掺杂区部分可被实现为类似于结合图1描述的多个源极掺杂区部分110。

半导体器件300的更多细节和各方面结合所提出的概念或上文或下文描述的一个或多个示例（例如，图1至2，图4至7）叙述。半导体器件300可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加可选特征。

图4示出半导体器件400的实施例的示意性顶视图。半导体器件400可以被实现为类似于结合图1-3所描述的半导体器件之一。半导体器件400包括第一源极配线子结构，第一源极配线子结构包括（第一个）源极（子）焊盘418（例如，第一源极配线子结构的触点配线部分）、位于连接沟槽116中的连接沟槽电极和横向配线部分424。第一源极子焊盘418被连接到（第一）多个源极掺杂区部分，该（第一）多个源极掺杂区部分竖直位于第一源极子焊盘418的下方。第一源极配线子结构的横向配线部分424可以连接到另外（例如，第二）多个源极场电极，该源极场电极位于延伸到半导体器件400的半导体衬底中的另外（例如，第二）多个源极场沟槽140。

半导体器件400包括第二源极配线子结构，第二源极配线子结构包括（第二）源极（子）焊盘420（例如，第二源极配线子结构的触点配线部分）、位于连接沟槽128中的连接沟槽电极和横向配线部分422。第二源极配线子结构的横向配线部分422被连接到位于（第一）多个源极场沟槽120中的（第一）多个源极场电极。例如，第二源极子焊盘420还可以连接到半导体器件的晶体管结构的另外（第二）多个源极掺杂区部分。所述第二多个源极掺杂区部分的至少部分可以例如竖直位于第二源极配线子结构的第二源极子焊盘420的下方。

半导体器件400还可以包括触点406，触点406用于把所述第二多个源极掺杂区部分例如经由第二源极子焊盘420连接到所述第二源极配线子结构。半导体器件400还包括触点408，触点408用于把所述第一多个源极掺杂区部分连接到所述第一源极子焊盘418。

半导体器件400还可以包括栅极配线结构的栅极流道402（栅极金属），栅极流道402把位于栅极沟槽150中的栅极电极连接到栅极焊盘402a，例如中心栅极焊盘。可以使用触点（例如，触点404）把栅极流道连接到位于栅极沟槽150中的栅极电极。触点可以被示为图4中的实心矩形。例如，当位于连接沟槽116、128中的连接沟槽电极分别连接第一源极配线子结构的不同部分或第二源极配线子结构的不同部分时可以通过位于连接沟槽116、128中的连接沟槽电极向下遂穿栅极流道402。

半导体器件400可以包括附加源极子焊盘410、412，附加源极子焊盘410、412可用于连接附加源极掺杂区部分。第一源极配线子结构还可以包括附加金属部分414、416，例如用于多个源极场电极的冗余欧姆电连接或用于探测。金属迹线416和/或横向配线部分424可例如包括感测焊盘或具有至少感测焊盘的尺寸（例如275μm×275μm）。例如，被正交布置的沟槽之间（例如，源极场沟槽和连接沟槽之间）的距离可以是至少500nm（或至少1μm，至少2μm，至少5μm或至少10μm）。例如使用硅的局部氧化（locos）区可以分离p主体（主体掺杂区部分具有p掺杂）和停留。位于连接沟槽116、128内的连接电极的接触孔可被例如实现为类似于栅极电极的接触孔。

半导体器件400的更多细节和方面结合所提出的概念或上文或下文描述的一个或多个示例（例如，图1-3，5-7）被叙述。半导体器件400可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加可选特征。

图5示出半导体器件500的实施例的示意性顶视图。半导体器件500可以被实现为类似于结合图1-4所描述的半导体器件之一。

半导体器件500包括第一源极配线子结构，第一源极配线子结构包括第一源极子焊盘512（例如第一源极配线子结构的触点配线部分）、第二源极子焊盘514（例如，第一源极配线子结构的触点配线部分）、位于连接沟槽116中的连接沟槽电极和横向配线部分516、518。第一源极子焊盘512连接到竖直位于第一源极子焊盘512下方的第一多个源极掺杂区部分。第二源极子焊盘514连接到竖直位于第二源极子焊盘514下方的第二多个源极掺杂区部分。第一源极配线子结构的横向配线部分516、518连接到另外（例如第二）多个源极场电极，所述另外（例如第二）多个源极场电极位于延伸到半导体器件500的半导体衬底中的另外（例如第二）多个源极场沟槽140中。横向配线部分之间的欧姆电连接例如可以由第二多个源极场电极140提供。例如，第一源极子焊盘和第二源极子焊盘之间的欧姆电连接的至少部分（以及第一多个源极掺杂区部分和第二多个源极掺杂区部分的至少部分）可以例如由第二多个源极场电极140提供。

半导体器件500包括第二源极配线子结构，第二源极配线子结构包括第三源极子焊盘520（例如，第二源极配线子结构的触点配线部分）、第四源极子焊盘522（例如，第二源极配线子结构的触点配线部分）、位于连接沟槽128中的连接沟槽电极和横向配线部分524、526。第二源极配线子结构的横向配线部分524、526例如经由触点（例如，经由触点508）连接到位于（第一）多个源极场沟槽120中的（第一）多个源极场电极。例如，第三源极子焊盘520可以进一步连接到半导体器件的晶体管结构的第三多个源极掺杂区部分，并且第四源极子焊盘522可以进一步连接到晶体管结构的第四多个源极掺杂区部分。第三多个源极掺杂区部分的至少部分可以竖直位于第二源极配线子结构的第三源极子焊盘520的下方，并且第四多个源极掺杂区部分的至少部分可以例如竖直位于第二源极配线子结构的第四源极子焊盘524的下方。

半导体衬底可以包括由边缘终止区横向包围的单元区（或有源区）。单元区可以是用于在晶体管装置（或整个半导体器件）的接通状态或导通状态中传导大于90％的电流通过半导体衬底的半导体衬底的区。例如，所述单元区可以是包含晶体管装置的所有源极区或半导体器件的所有晶体管结构的所有源极区的区域。边缘终止区可以位于半导体衬底的边缘和所述单元区之间，以在横向朝向半导体衬底的边缘的单元区内支持或阻挡或减少或耗散在半导体衬底的前侧表面和半导体衬底的背侧表面之间施加的最大电压。

例如，该半导体器件可以包括边缘终止结构。该边缘终止结构可以连接到例如第一源极配线子结构和第二源极配线子结构之一。边缘终止结构可以例如连接到多个源极掺杂区部分。例如，横向配线层的一部分可以实现边缘终止结构与第一源极配线子结构、第二源极配线子结构或多个源极掺杂区部分中的一个之间的连接。该边缘终止结构可以横向位于半导体器件的边缘和半导体器件的有源区/单元区之间。该边缘终止结构可以横向包围半导体器件的有源区/单元区。该边缘终止结构例如可以是半导体器件的边缘终止区的多个边缘终止结构中的一个。该边缘终止结构可以被配置为在横向朝向半导体衬底的边缘的单元区内横向减小在半导体衬底的前侧表面和半导体衬底的背侧表面之间施加的电压。

该半导体器件500包括hv（高电压）终止边缘502，hv终止边缘502可以例如包括深p+掺杂区。hv终止边缘502可对应于例如边缘终止结构。半导体器件500还包括阻挡区域504，阻挡区域504可被用来实现分离的晶体管区域之间的大于60v的阻挡区域。例如，阻挡区域504可以至少10μm（或至少20μm、至少40μm、至少50μm、至少60μm）宽。阻挡区域504可以例如至少至少约60μm宽。阻挡区域504的宽度可以例如取决于阻挡区域504的掺杂浓度。阻挡区域504可以例如包括n掺杂区。半导体器件500还可以包括主体区506，主体区506可例如对应于p掺杂区。触点在图5中被示出为黑色正方形形状。半导体器件500还可以包括栅极配线结构的栅极流道402（栅极金属），栅极流道402把位于栅极沟槽150中的栅极电极连接到栅极焊盘402a，例如中心栅极焊盘。半导体器件500还可以包括用于接触源极场电极（例如位于所述另外多个源极场沟槽内的源极场电极）的金属流道。第一源极子焊盘512可以连接到hv终止边缘502。例如，第一源极配线子结构的触点配线部分或第二源极配线子结构的触点配线部分可以连接到半导体器件的边缘。

半导体器件500的更多细节和方面结合所提出的概念或上文或下文描述的一个或多个示例（例如，图1-4，图6-7）被叙述。半导体器件500可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加可选特征。

例如，提出的半导体器件可包括填充有场电极的沟槽，该场电极在负载电极（第一源极焊盘）的竖直投影中但除了例如经由使用接合线或类似的“后晶片制造技术（post-wafer-fab-technology）”的（欧姆）电连接不与所述负载电极（第一源极焊盘）电接触。

实施例可进一步提供晶片级测试方案（例如图6的方法600），该晶片级测试方案在芯片上的不同源极焊盘之间施加例如50v的测试电压并检测漏电流。

在各个实施例中，在分离的负载电极的竖直投影中的主体区（例如主体掺杂区部分）可以由氧化物区和/或n掺杂区分离（即，分离的igbt负载区域的主体区可以在芯片内被电气隔离）。

在至少一些实施例中，接触到芯片的负载电极的场电极例如可以经由浸没总线（交叉连接沟槽或曲折的沟槽）被连接（例如被唯一地连接）。

在只有两个源极子焊盘的情况下，在测试期间，焊盘1（例如，第一源极配线子结构的焊盘1）下方的源极场沟槽中的氧化物和焊盘2（例如，第二源极配线子结构的焊盘2）下方的源极场沟槽中的氧化物例如在它们可能经受相反电压极性的差异的情况下可以被同时测试。例如，sox的一部分可以查看iges（电流栅极-发射极短路）测试；另一部分可以查看iegs（电流发射极-栅极短路）测试。为了避免高充电电流，例如可以在降低的电位差（即40v而不是55v）的情况下进行测试。

各实施例可以提供半导体器件，半导体器件可以例如允许交叉连接沟槽的导电性的详尽测试。

在各种实施例中，硅台面（例如，多个源极掺杂区部分中的源极掺杂区部分）和相邻的沟槽（例如，多个源极场电极中的源极场电极）可以在不同电位处被拿来检测氧化物缺陷（例如，通过使用在栅极流道下方延伸的填充有多晶硅的埋入沟槽）。然后，在接合期间，该电位差可以被消除。这可以实现检查源极场沟槽氧化物的缺陷。

图6图示了用于测试半导体器件的方法600的实施例的流程图。方法600包括：在连接到晶体管结构的多个掺杂区部分的第一源极配线子结构和连接到多个源极场电极的第二源极配线子结构之间施加测试电压610，所述多个源极场电极位于延伸到半导体器件的半导体衬底位中的多个源极场沟槽中。第一源极配线子结构在配线层内与第二源极配线子结构电绝缘。该方法还包括：测量由所施加的测试电压引起的第一源极配线子结构和第二源极配线子结构之间的漏电流620。

在第一和第二源极配线子结构之间的欧姆电连接被添加之前测试半导体器件可以实现在后端对多个源极场电极与半导体衬底的绝缘（例如，氧化物）的测试。

例如，第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分可以位于层堆叠的配线层中，层堆叠的配线层位于半导体衬底上。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分可以各自包括足够触点用于临时测试测量的横向尺寸。

该半导体器件可以被实现为类似于结合图1-5所描述的半导体器件之一。测试电压可以大于5v（例如大于10v，大于20v，大于30v，大于50v或大于60v）。施加到与晶体管结构的漏极区连接的配线结构的电位可以例如处于多个源极场电极的电位。例如，测试电压可以包括两个相反的电位。例如，第一电位可以被施加到第一源极配线子结构，并且第二电位可以被施加到第二源极配线子结构，第二电位可以对应于负的第一电位。例如，第一和第二电位可以低于当没有施加负反电位时所施加的电位。例如，半导体器件可以在测试期间充分发挥作用。

此外，可以实现简单的测试用于检查交叉连接沟槽是否导通。这可以例如通过简单电容测量来实现，该简单电容测量测量第一焊盘和第二焊盘之间的电容。在交叉连接沟槽故障的情况下，电容可能减小，因为没有埋入沟槽可被连接到第二焊盘。

例如，方法600可以进一步包括：测量第一源极配线子结构（例如，第一源极配线子结构的触点配线部分或第一源极配线子结构的焊盘结构）和第二源极配线子结构（例如，第二源极配线子结构的触点配线部分或第二源极配线子结构的焊盘结构）之间的电容630。例如，测量电容可以实现检测第二源极配线子结构的触点配线部分和多个源极场电极之间连接（例如交叉连接沟槽）的故障。

方法600的更多细节和方面结合所提出的概念或上文或下文描述的一个或多个示例（例如，图1-5，图7）被叙述。方法600可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加可选特征。

图7图示根据实施例的用于形成半导体器件的方法700的流程图。半导体器件可以实现为类似于结合图1-6描述的半导体器件之一。该方法包括：形成延伸到半导体器件的半导体衬底中的多个源极场沟槽710。方法700还包括：形成位于多个源极场沟槽中的多个源极场电极720。该方法还包括：形成晶体管结构的多个源极掺杂区部分730。该方法还包括：形成连接到所述多个源极掺杂区部分的第一源极配线子结构和连接到所述多个源极场电极的第二源极配线子结构740。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分位于层堆叠的配线层中，层堆叠的配线层位于半导体衬底上。第一源极配线子结构的触点配线部分和第二源极配线子结构的触点配线部分各自包括足够触点用于临时测试测量的横向尺寸。包括触点配线部分的配线层定位成比第一源极配线子结构和第二源极配线子结构之间的任何欧姆电连接更接近半导体衬底。例如，第一源极配线子结构在配线层内与第二源极配线子结构绝缘。

例如，形成所述多个源极掺杂区部分730可以在形成多个源极场沟槽710和形成所述多个源极场电极720之前或之后执行。

形成第一和第二源极配线子结构可实现在后端对多个源极场沟槽与所述多个源极掺杂区部分的绝缘（例如，氧化物）的测试，这可以减少在前端进行制造所需要的时间。

例如，方法700可以进一步包括：通过在第一源极配线子结构和第二源极配线子结构之间施加测试电压并测量由测试电压引起的第一源极配线子结构和第二源极配线子结构之间的漏电流来测试半导体器件750。测试750可以例如包括结合图6描述的方法的元素。在形成第一和第二源极配线子结构之间的欧姆电连接之前测试源极场沟槽氧化物实现了在保持器件在后端的可测试性的同时使用公共主体-源极触点。

例如，方法700可进一步包括在测量漏电流之后在第一源极配线子结构和第二源极配线子结构之间形成欧姆电连接760。

方法700的更多细节和方面结合所提出的概念或上文或下文描述的一个或多个示例（例如图1-6）被叙述。方法700可以包括与所提出的概念的一个或多个方面或上文或下文描述的一个或多个示例对应的一个或多个附加可选特征。

对于当前的条状单元igbt设计（例如微图案沟槽（mpt）），许多变型基于栅极和源极电位可以包括替代数量的沟槽。在这种情况下，针对缺陷密度进行控制可能需要通过如下方式针对缺陷测试栅极氧化物：在栅极沟槽和硅台面之间施加电位。这例如可以在后端成本高效地完成。出于同样的原因，也可以测试源极场沟槽氧化物。但是，在后端的测试对于其它芯片技术可能是不可行的，例如，因为台面电位和沟槽电位可能都基于源极电位。

在其他设计中，这可以通过如下方式解决：引入专门的源极氧化物（sox）测试流线（inline），其中在蚀刻的沟槽（在氧化物生长和多晶硅沉积之后，但在沟槽封闭之前）和硅区域之间施加电位。该流线测试可能会导致相对高的成本，尤其是针对较便宜的设计。

各实施例可以提供一种使用所提出的布局结构的新的更成本高效的sox测试，所提出的布局结构可以允许在后端以降低的成本执行sox测试。各实施例可以在设计具有中心栅极焊盘的情况下使用，但也可以被应用于所有其他种类的栅极焊盘位置。至少一些实施例可以基于把源极焊盘分割成几个子焊盘，几个子焊盘可以被电气隔离，并且使用例如填充有高掺杂多晶硅的埋入沟槽来把一个焊盘的电位传送到在另一焊盘下方延伸的沟槽。例如，可以在第一子焊盘（例如，第一源极配线子结构的第一子焊盘）和第二子焊盘（例如，第二源极配线子结构的第二子焊盘）之间施加电位差，并且在第一焊盘下方的源极场沟槽中的缺陷可以被检测到。该过程也可以针对其它焊盘进行重复。在一些实施例中，可能不需要附加的焊盘（相比于用于sox后端测试的其它方法），从而有源区域的损耗可被减少（<1％，或甚至到低于1‰，例如针对75a芯片）。分离的子焊盘稍后例如在后端进行接合期间（例如制造的一部分，其中形成金属层和互连并且提供后端测试）可以被连接，从而向对应的沟槽施加源极电位，使得该分离可能不会影响器件性能。例如，各实施例可以在大于1的任意数量的源极子焊盘的情况下被使用。

各示例实施例可以进一步提供具有程序代码的计算机程序，程序代码用于当在计算机或处理器上执行该计算机程序时执行上述方法之一。本领域技术人员将容易认识到，各种以上描述的方法的动作可以由编程计算机来执行。本文中，一些示例实施例也意在覆盖程序存储装置（例如，数字数据存储介质），程序存储装置是机器或计算机可读的并且编码机器可执行或计算机可执行的指令程序，其中所述指令执行上述方法的一些或所有动作。该程序存储装置可以是例如数字存储器、磁存储介质（诸如磁盘和磁带）、硬盘驱动器或光学可读数字数据存储介质。另外的示例性实施例还旨在覆盖被编程为执行上述方法的动作的计算机或被编程为执行上述方法的动作的（现场）可编程逻辑阵列（（f）pla）或（现场）可编程门阵列（（f）pga）。

描述和附图仅说明本公开的原理。因此，将理解的是，尽管本文没有明确描述或示出，但本领域技术人员将能够设计出体现本公开的原理并且包括在其精神和范围内的各种布置。此外，本文记载的所有示例主要旨在明确地仅用于教学目的，以帮助读者理解本公开的原理和（一个或多个）发明人对促进本领域贡献的概念，并且应被解释为不限于这些具体记载的示例和条件。而且，在本文中记载本公开的原理、方面和实施例的所有陈述以及其具体示例意在包括其等同物。

由本领域技术人员应当理解，本文的任何方框图表示体现本公开的原理的说明性电路的概念视图。类似地，将理解的是，任何流程图、流程图表、状态转换图、伪代码等表示可以在计算机可读介质中实质性表示并且因此由计算机或处理器（无论这样的计算机或处理器是否被明确示出）执行的各种过程。

此外，下面的权利要求由此被合并到详细描述中，其中每个权利要求可以独立作为分离的实施例。虽然每个权利要求可以独立作为分离的实施例，但应注意的是，虽然从属权利要求可以在权利要求书中指代与一个或多个其它权利要求的特定组合，但其它实施例也可以包括该从属权利要求与每个其它从属或独立权利要求的主题的组合。在本文中提出了这样的组合，除非陈述了并不希望特定组合。此外，旨在还把权利要求的特征包括到任何其它独立权利要求，即使该权利要求不直接从属于该独立权利要求。

应进一步注意的是，在说明书或权利要求中所公开的方法可以由具有用于执行这些方法的每个相应动作的构件的装置来实现。

此外，应理解，在说明书或权利要求中所公开的多个动作或功能的公开内容可以不被解释为按照特定顺序。因此，多个动作或功能的公开内容将不把它们限制到特定顺序，除非这样的动作或功能出于技术原因是不可互换的。此外，在一些实施例中，单个动作可以包括或者可以被分解成多个子动作。这样的子动作可以被包括在这个单个动作的公开内容中并且可以是这个单个动作的公开内容的一部分，除非被明确地排除。