本发明涉及半导体器件领域，特别是涉及一种沟槽(trench)型的纵向双扩散金属氧化物半导体场效应管。
背景技术：
随着功率mosfet器件代表新型功率半导体器件迅速发展，功率半导体器件广泛的应用于计算机、照明、消费类电子、汽车电子、工业驱动等领域。功率半导体器件是绿色低功耗节能环保的核心器件。对于高压mosfet来说，电源的高能效要求则是影响产品未来发展的主要因素。然而在功率器件高压应用领域内，随着器件击穿电压的升高，功率vdmos外延层厚度不断增加，漂移区掺杂浓度逐渐降低，导致器件的导通电阻会随着器件击穿电压的2.5次急剧增加，使得器件的导通损耗增大。1998年陈星弼院士等人提出了纵向耐压层新结构理论，打破了传统的硅限理论，即日后被称为超结的耐压结构。它利用电荷补偿理论，漂移区由一系列交替高浓度掺杂的n区和p区相互补偿，使得器件漂移区的浓度提高了一个数量级。根据超结电荷补偿满足的条件为公式(1)
可知在一定的n柱宽度下，n柱的掺杂浓度的最大值是确定的，即超结漂移区的掺杂浓度受到限制，从而影响了器件的导通损耗。
技术实现要素：
本发明提出了一种具有复合介质层纵向超结双扩散金属氧化物半导体场效应管，旨在优化传统vdmos器件击穿电压与比导通电阻的矛盾关系。
本发明的技术方案如下：
一种具有复合介质层纵向超结双扩散金属氧化物半导体场效应管，包括：
半导体材料的衬底，兼作漏区；
在所述衬底上外延形成的超结漂移区；超结漂移区的n柱和p柱的宽度和掺杂浓度满足电荷平衡条件；
在所述超结漂移区上方再进一步外延并掺杂形成的左、右两处基区；
在所述基区上部掺杂分别形成的源区和沟道衬底接触；
在所述源区和沟道衬底接触上表面形成的源极；
在所述漏区下表面形成的漏极；
有别于现有vdmos的是：
所述衬底以及超结漂移区的材料是元素半导体材料，在所述左、右两处基区之间刻蚀形成沟槽，沟槽沿纵向穿过超结漂移区至漏区；沟槽的深宽比根据器件的超结漂移区的长度来确定，超结漂移区的长度根据击穿电压要求确定；在所述沟槽的侧壁依次形成栅绝缘层、具有掺氧的半绝缘多晶硅层，使半绝缘多晶硅层纵向两端与器件的栅漏两端相连；半绝缘多晶硅层纵向表面对应于基区为重掺杂区域，在该重掺杂区域形成栅极；
在表面成为半绝缘多晶硅层的沟槽内填充highk介质层，highk介质层纵向区域与超结漂移区区域相当，半绝缘多晶硅层和highk介质层共同组成复合介质层。
在以上方案的基础上，本发明还作了如下优化：
highk材料的相对介电常数是100～2000。
横向上highk介质的宽度(也即表面成为半绝缘多晶硅层的沟槽的宽度)为0.2～5μm。
栅绝缘层的厚度根据器件的阈值电压设定，典型值为0.02～0.1μm。
击穿电压要求600v时，超结漂移区的厚度(也即前述超结漂移区的长度)为25～50μm。
半导体材料的衬底的掺杂浓度为元素半导体材料衬底的典型掺杂浓度，一般为1×1013cm-3～1×1015cm-3。
在所述超结漂移区中p柱宽度wp与n柱宽度wn的比例根据器件特性和工艺条件设定，典型值为1/1～5/1；n柱的掺杂浓度nd与p柱的掺杂浓度na的比例根据器件特性和工艺条件设定，典型值范围为2/1～10/1。
击穿电压要求600v时，则沟槽深宽比为15:1～20:1；击穿电压要求200v时，则沟槽深宽比为3:1-8:1。
半绝缘多晶硅层的厚度为0.2～1.5μm；半绝缘多晶硅层的掺氧比例为15％～35％，其相应电阻率为109～1011ω·cm。
半绝缘多晶硅层中所述重掺杂区域的掺杂浓度为1018～1020cm-3。
一种制作上述具有复合介质层元素半导体纵向超结双扩散金属氧化物半导体场效应管的方法，包括以下步骤：
1)取元素半导材料(包括硅材料、锗材料等第一代半导体材料)的衬底，
同时作为漏区；
2)在衬底上外延形成超结漂移区；
3)在漂移区上部以离子注入或扩散形成基区；
4)在基区刻蚀沟槽，使沟槽向下穿过漂移区至漏区；
5)在沟槽侧壁上形成栅绝缘层；
6)在栅绝缘层外淀积形成半绝缘多晶硅层并掺氧；
7)在沟槽内纵向对应于漂移区的区域填充highk材料；
8)在基区上掺杂形成源区和沟道衬底接触；
9)对沟槽内半绝缘多晶硅层表面纵向对应于基区的区域进行重掺杂，并淀积多晶硅形成栅极；
10)源区和沟道衬底接触表面形成源极；
11)漏区表面形成漏极。
本发明技术方案的有益效果如下：
利用深沟槽技术在vdmos器件漂移区的侧壁上形成半绝缘多晶硅(sipos)层，使其两端分别连接器件的栅电极和漏电极(接至漏区可视为与漏电极连接)。sipos层中间空隙部分填充highk材料。sipos和highk组成的复合介质层对sj-vdmos具有三个方面的效用，首先复合介质层与超结漂移区形成金属-绝缘体-半导体(mis)电容结构，在器件关断时，由于mis电容两端具有电势差，该电容辅助耗尽超结漂移区，可以有效地增加n型漂移区的掺杂浓度，可以使得器件的导通电阻降低；其次复合介质层上具有均匀的电场，通过电场调制效应使得器件超结漂移区上的电场分布均匀；再次在器件开态时，由于复合介质层超结漂移区的表面存在电势差，从而在超结漂移区上形成多数载流子积累层，器件的导通电阻进一步降低。
附图说明
图1为本发明实施例的结构示意图(正视图)，器件结构沿图中虚线镜像对称。
附图标号说明：
1-源电极；2-栅绝缘层；3-半绝缘多晶硅层；4-栅电极；5-highk材料；6-漏电极；7-漏区；8-外延层n型漂移区；9-外延层p型漂移区；10-基区；11-沟道衬底接触；12-源区。
具体实施方式
如图1所示，本发明的这种具有复合介质层纵向超结双扩散金属氧化物半导体场效应管：
元素半导材料的衬底即器件的漏区7，掺杂浓度为1×1013cm-3～1×1015cm-3；
位于衬底上进行分区外延形成超结漂移区(外延层n型漂移区8和外延层p型漂移区9)；超结漂移区中p柱宽度wp与n柱宽度wn的比例典型值为1/1～5/1；n柱的掺杂浓度nd与p柱的掺杂浓度na的比例典型值范围为2/1～10/1。
在漂移区上再进一步外延并掺杂形成基区10；
在基区上刻蚀沟槽，沟槽下方穿过超结漂移区至衬底漏区；击穿电压要求600v时，则沟槽深宽比为15:1～20:1；击穿电压要求200v时，则沟槽深宽比为3:1-8:1；
在沟槽侧壁上形成0.02～0.1μm厚的栅绝缘层2；
在栅绝缘层外淀积形成半绝缘多晶硅层3，半绝缘多晶硅层厚度为0.2～1.5μm，掺氧比例为15％～35％，其相应电阻率为109～1011ω·cm；半绝缘多晶硅层中所述重掺杂区域的掺杂浓度为1018～1020cm-3；
在沟槽内纵向漂移区区域内淀积highk材料5；highk材料的相对介电常数是100～2000，横向上highk介质的宽度为0.2～5μm；
在基区上掺杂分别形成源区12和沟道衬底接触11；
在半绝缘多晶硅层3上方进行高浓度掺杂并形成栅电极4；
在源区11和沟道衬底接触12上形成源电极1。
利用深沟槽技术在元素半导体sj-vdmos器件漂移区的侧壁上形成sipos场板，sipos场板两端分别连接器件的栅电极和漏电极。sipos和highk组成的复合介质层具有三个方面的效用，首先复合介质层超结漂移区形成金属-绝缘体-半导体(mis)电容结构，在器件关断时，由于mis电容两端具有电势差，该电容辅助耗尽超结漂移区，可以有效地增加n型漂移区的掺杂浓度，可以使得器件的导通电阻降低；其次在器件关断时复合介质层具有均匀的电场，通过电场调制效应使得器件超结漂移区上的电场分布均匀；再次在器件开态时，由于复合介质层与器件超结漂移区的表面存在电势差，从而在超结漂移区上形成多数载流子积累层，器件的导通电阻进一步降低。
以n沟道元素半导体sj-vdmos为例，具体可以通过以下步骤进行制备：
1)元素半导材料的衬底作为漏区；
2)在衬底漏区上分区外延交替形成n和p柱即超结漂移区；
3)在超结漂移区上进一步外延并离子注入或扩散形成基区；
4)在基区上刻蚀沟槽；
5)在沟槽侧壁上形成栅绝缘层；
6)在绝缘层外淀积一层薄的sipos层；
7)在沟槽内的纵向漂移区区域内淀积highk材料；
8)在基区通过离子注入分别形成源区和沟道衬底接触；
9)在沟槽内即基区外侧区域的通过离子注入对sipos层进行高浓度掺杂；
10)沟槽内部基区区域淀积多晶硅形成栅电极；
11)器件表面淀积钝化层，并刻蚀接触孔；
12)淀积金属并刻蚀形成源极和栅电极；
13)在衬底漏区上形成漏电极。
经sentaurus仿真，本发明提出的新型器件的性能较之于传统器件大幅度提升，在两种器在形同的击穿电压下，新型器件的导通电阻降低了65％，打破了传统的元素半导体超结的vdmos极限关系。
当然，本发明中的元素半导体sj-vdmos也可以为p型沟道，其结构与n沟道sj-vdmos等同，这些均应视为属于本申请权利要求的保护范围，在此不再赘述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换的方案也落入本发明的保护范围。