沟槽式功率半导体元件的制作方法

本发明涉及一种功率半导体组件，特别是涉及一种具有遮蔽电极的沟槽式功率半导体元件。

背景技术：

为了降低栅极/漏极电容值，并在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压，习知的功率型金氧半场效晶体管会具有一位于栅极沟槽下半部的遮蔽电极(shieldingelectrode)。

然而，在制作具有遮蔽电极结构的沟槽式功率型金氧半场效晶体管的过程中，在形成位于栅极沟槽下半部的遮蔽电极之后，通常会将预先形成于栅极沟槽上半部的侧壁上的介电层蚀刻掉，再重新沉积新的栅极介电层。然而，在蚀刻介电层的过程中，介电层的蚀刻深度不易控制。若介电层的蚀刻深度太深，会导致孔洞或缝隙形成于栅极沟槽内。

孔洞或缝隙有可能会影响沟槽式功率型金氧半场效晶体管的电性。当沟槽式功率型金氧半场效晶体管的栅极在施加电压时，这些孔洞或缝隙有可能导致栅极/源极之间的漏电流，而使沟槽式功率型金氧半场效晶体管的电性表现不佳。

技术实现要素：

本发明提供一种沟槽式功率半导体元件，其通过绝缘间隔层封闭孔隙，并使栅极电极与孔隙相隔一预定距离，即可避免存在于沟槽内的孔洞或空隙影响半导体组件的电性。

本发明其中一实施例提供一种沟槽式功率半导体元件，包括基材、外延层以及沟槽栅极结构。外延层位于基材上，并具有至少一元件沟槽形成于其中。沟槽栅极结构位于元件沟槽中，且沟槽栅极结构包括遮蔽电极、遮蔽介电层、栅极电极、绝缘间隔层以及栅绝缘层。遮蔽电极设置于元件沟槽的底部，遮蔽介电层设置于元件沟槽下半部并围绕遮蔽电极，以隔离遮蔽电极与外延层，其中遮蔽介电层的顶部具有一孔隙。栅极电极设置于遮蔽电极上，并与遮蔽电极电性绝缘。绝缘间隔层设置于遮蔽介电层与栅极电极之间，并封闭孔隙，以使栅极电极与孔隙相隔一预定距离。栅绝缘层位于元件沟槽的上半部并围绕栅极电极，以隔离栅极电极与外延层。

更进一步地，所述绝缘间隔层封闭至少一所述孔隙的一开口，且所述预定距离介于50nm至70nm之间，且所述预定距离为所述栅极电极与至少一所述孔隙之间的最短距离。

更进一步地，所述遮蔽介电层包括一第一材料层以及一夹设于所述第一材料层与所述遮蔽电极之间的第二材料层，且至少一所述孔隙是从所述第二材料层的一端面凹陷而形成，且至少一所述孔隙的一开口面向所述栅极电极。

更进一步地，所述第二材料层直接接触并包覆所述遮蔽电极的两相反侧壁面及一底面。

更进一步地，所述遮蔽介电层还包括一夹设于所述第二材料层与所述遮蔽电极之间的第三材料层，所述第二材料层的所述端面低于所述第三材料层的端面。

更进一步地，所述绝缘间隔层为低温氧化层，且所述绝缘间隔层具有至少一填入所述孔隙内的延伸部，以封闭至少一所述孔隙。

更进一步地，所述栅绝缘层与所述绝缘间隔层都为热氧化层，且所述元件沟槽上半部的宽度大于所述元件沟槽的下半部的宽度。

更进一步地，所述沟槽式功率半导体元件，还进一步包括一设置于所述栅极电极与所述遮蔽电极之间的极间介电层，以使所述栅极电极与所述遮蔽电极电性绝缘。

更进一步地，所述外延层还包括一终端沟槽，且所述沟槽式功率半导体元件还包括一形成于所述终端沟槽中的终端电极结构，所述终端电极结构包括终端电极以及终端介电层。终端电极位于所述终端沟槽中，终端介电层设置于所述终端沟槽的内壁面，且所述终端介电层具有与所述终端沟槽的内壁面相符的轮廓以隔离所述终端电极与所述外延层，其中所述终端介电层包括第一介电材料层及一夹设于所述第一介电材料层与所述终端电极之间的第二介电材料层。

更进一步地，所述终端电极由所述终端沟槽上半部延伸至所述终端沟槽下半部，且所述终端电极的顶端低于或等于所述第二介电材料层的端面。

更进一步地，所述阳极包括一添加物以及一组成物，所述终端电极的顶端低于所述遮蔽介电层的顶面，所述第二介电材料层的端面高于所述栅极电极的顶端，所述终端沟槽内定义一第一凹槽，且所述终端电极结构还包括一填满所述第一凹槽的绝缘材料。

更进一步地，所述终端电极的顶端和所述遮蔽电极的顶端大体位于或接近同一水平面，且所述终端电极结构还包括：覆盖所述终端电极顶端的第一间隔层，其中所述第二介电材料层的端面相对于所述第一间隔层的顶面凹陷，而形成至少一凹陷区；一封闭所述凹陷区并覆盖于所述第一间隔层上的第二间隔层，其中所述第一介电材料层与所述第二间隔层之间定义出一第二凹槽；以及填满所述第二凹槽的绝缘材料。

更进一步地，所述沟槽式功率半导体元件还包括层间介电层以及穿设于所述层间介电层的导电插塞。层间介电层位于所述外延层的表面，并覆盖所述元件沟槽，其中所述层间介电层具有至少一肖特基接触窗，导电插塞通过所述肖特基接触窗电性接触所述外延层，以形成一肖特基二极管。

更进一步地，所述沟槽式功率半导体元件还包括一形成于所述外延层中的基体区以及一形成于所述基体区上方的源极区，其中所述基体区环绕所述元件沟槽。

更进一步地，所述终端介电层还包括一夹设于所述第二介电材料层与所述终端电极之间的第三介电材料层。

本发明的有益效果在于，在本发明实施利所提供的沟槽式功率半导体元件中，利用绝缘间隔层封闭孔隙并使孔隙与栅极电极相隔一预定距离，可避免孔隙影响组件电性。也就是说，即便元件沟槽内仍具有孔隙存在，也不会影响沟槽式功率半导体元件的电性表现。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为本发明实施例的沟槽式功率半导体元件的局部剖面示意图。

图1a为图1的沟槽栅极结构的局部放大图。

图2a至图2f为本发明一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。

图3为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图3a为图3的沟槽栅极结构的局部放大图。

图4a至4e分别为本发明一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。

图5为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图6a至6f分别为本发明一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。

图7为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图8a至图8e为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图9为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图10为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图11为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

图12为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。

具体实施方式

请参照图1与图1a。沟槽式功率半导体元件1包括基材10、外延层12、沟槽栅极结构13以及终端电极结构14。沟槽式功率半导体元件1可以是沟槽式功率晶体管或是具有肖特基二极管的功率半导体组件。在图1中，以沟槽式功率晶体管的结构为例来进行说明。

在图1中，基材10具有高浓度的第一型导电性杂质，以作为沟槽式功率半导体元件的漏极(drain)。所述的第一型导电性杂质可以是n型或p型导电性杂质。假设基材10为硅基材，n型导电性杂质为五价元素离子，例如磷离子或砷离子，而p型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

若沟槽式功率半导体元件为n型，基材10掺杂n型导电性杂质。另一方面，若为p型沟槽式功率半导体元件，则基材10掺杂p型导电性杂质。本发明实施例中，是以n型沟槽式功率半导体元件为例说明。

在本实施例中，沟槽式功率半导体元件1还包括一设置在基材10上的缓冲层11。缓冲层11与基材10及外延层12具有相同的导电型。要特别说明的是，缓冲层11的掺杂浓度小于基材10的掺杂浓度。缓冲层11可以降低源极/漏极导通电阻(on-statesource/drainresistance,rdson)，从而降低沟槽式功率半导体元件1的功率消耗。

外延层(epitaxiallayer)12位于缓冲层11上，并具有和基材10以及缓冲层11相同的导电型，但外延层12的掺杂浓度低于缓冲层11的掺杂浓度。以nmos晶体管为例，基材10具有高浓度的n型掺杂(n+)，而外延层12具有低浓度的n型掺杂(n-)。以pmos晶体管为例，基材10与外延层12则分别具有高浓度的p型掺杂(p+doping)以及低浓度的p型掺杂(p-doping)。

另外，在图1的实施例中，通过在不同区域掺杂不同浓度及不同类型的导电性杂质，外延层12可被区分为漂移区120(driftregion)、基体区121(bodyregion)及源极区122(sourceregion)。基体区121与源极区122是形成于沟槽栅极结构13侧边的外延层12中，而漂移区120则位于外延层12中靠近基材10的一侧。也就是说，基体区121与源极区122是形成于外延层12的上半部，漂移区120则形成于外延层12的下半部。

详细而言，基体区121是通过在外延层12中掺杂第二型导电性杂质而形成，而源极区122则是通过在基体区121掺杂高浓度的第一型导电性杂质而形成，且源极区122是形成于基体区121的上半部。举例而言，对nmos晶体管而言，基体区121为p型掺杂(如p型井，p-well)，而源极区122为n型掺杂。此外，基体区121的掺杂浓度小于源极区122的掺杂浓度。

另外，在本实施例中，外延层12被定义出一主动区域ar以及至少一与主动区域ar相邻的终端区域tr。所述的基体区221与源极区122皆位于主动区域ar内。外延层12并具有至少一个位于主动区域ar中的元件沟槽120a，以及至少一个位于终端区域tr中的终端沟槽120b。

元件沟槽120a与终端沟槽120b由外延层12表面向下延伸至漂移区120中，并且元件沟槽120a的底部较靠近基材10。另外须说明的是，在本发明实施例中，是以基体区121的下缘为基准面，将元件沟槽120a大体区分为上半部及下半部。

如图1a所示，本发明实施例中，至少一个沟槽栅极结构13设置于对应的元件沟槽120a中。沟槽栅极结构13包括遮蔽电极130、遮蔽介电层131、栅极电极132、绝缘间隔层133以及栅绝缘层134。

遮蔽电极130位于元件沟槽120a的下半部，而栅极电极132则设置于遮蔽电极130上方，并与遮蔽电极130电性绝缘。详细而言，沟槽栅极结构13还包括一极间介电层135，设置于遮蔽电极130与栅极电极132之间，以将栅极电极132与遮蔽电极130隔离。构成栅极电极132及遮蔽电极130的材料可以是重掺杂的多晶硅。构成极间介电层135的材料可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)或其他绝缘材料，本发明中并不限制。

须说明的是，元件沟槽120a为深沟槽(deeptrench)结构有助于增加沟槽式功率半导体元件1的崩溃电压，然而却会增加栅极/漏极的电容(cgd)以及源极/漏极导通电阻(rdson)。据此，在本发明实施例中，于元件沟槽120a底部设置遮蔽电极130可降低栅极/漏极的电容(cgd)，以减少工作损失。除此之外，遮蔽电极130可电性连接于源极，以使漂移区120达到电荷平衡(chargebalance)，而进一步提高崩溃电压。因此，漂移区120的杂质掺杂浓度可相对地提高，以降低在漂移区120中的导通电阻。

遮蔽介电层131设置于元件沟槽120a的下半部并围绕遮蔽电极130，以隔离遮蔽电极130与外延层12。在本发明实施例中，遮蔽电极130具有至少一孔隙131h。

详细而言，如图1所示，遮蔽介电层131包括一第一材料层1311、一第二材料层1312及一第三材料层1313，其中第二材料层1312夹设于第一材料层1311与第三材料层1313之间，而第三材料层1313夹设于遮蔽电极130与第二材料层1312之间。也就是说，在本实施例中，由靠近元件沟槽120a的内侧壁至靠近遮蔽电极130的方向依序为第一材料层1311、第二材料层1312及第三材料层1313。

须说明的是，孔隙131h是由第二材料层1312的端面凹陷而形成，且孔隙131h的开口朝向栅极电极132。也就是说，第二材料层1312的端面1312a会比第一材料层1311的端面1311a低，从而形成孔隙131h。另外，孔隙131h的位置会低于基体区121的下方边缘所在的水平面。

在一实施例中，第二材料层1312的介电常数(dielectricconstant)大于第一材料层1311的介电常数。因此，第一材料层1311与第二材料层1312的材料不同，但第一材料层1311与第三材料层1313的材料是否相同则没有限制。举例而言，第一材料层1311与第三材料层1313可以但不限于是氧化物层，例如是氧化硅层，而第二材料层1312为氮化物层，例如是氮化硅层，或是其他具有高介电常数的材料，例如氧化铪、氧化钇或氧化铝等等。然而，第一至第三材料层1311～1313也可以根据实际应用而选择不同的绝缘材料，本发明不以此为限。

在本实施例中，第一材料层1311与第二材料层1312的总厚度根据沟槽式功率半导体元件总厚度决定沟槽式功率半导体元件栅极可承受的电压，通常是介于12v至25v之间。具体而言，第一材料层的厚度介于5至8nm之间，第二材料层的厚度介于20至30nm之间，而第三材料层1313的厚度介于60至120nm之间。

如图1所示，绝缘间隔层133设置于遮蔽介电层131与栅极电极132之间，以封闭所述的孔隙131h，并使栅极电极132与孔隙131h相隔一预定距离。

在本实施例中，绝缘间隔层133为热氧化层，例如是氧化硅，且绝缘间隔层133仅是遮盖孔隙131h的开口，而并未将孔隙131h填满。

经高温可靠度证明，只要使栅极电极132通过绝缘间隔层133和孔隙131h相隔一预定距离，即便沟槽栅极结构13具有孔隙131h，也不会影响沟槽式功率半导体元件1的电性。在一实施例中，所述的预定距离为栅极电极132与孔隙131h之间的最短距离，至少是50nm，较佳是介于50nm至70nm。也就是说，绝缘间隔层133的厚度须至少50nm，以将孔隙131h与栅极电极132隔开。

在已知的技术手段中，为了避免孔隙131h影响组件的电性，皆致力于将孔隙131h填满，以消除孔隙131h的存在。因此，本实施例的技术手段显然克服了本领域技术人员长久以来的偏见，在允许孔隙131h存在于沟槽栅极结构13中的情况下，仍可使沟槽式功率半导体元件1的电性不受孔隙131h的影响，而达到预期的标准。

栅绝缘层134位于元件沟槽120a的上半部，并围绕栅极电极132，以隔离栅极电极132与外延层12。在本发明实施例中，栅绝缘层134为通过热氧化制程而形成的热氧化层。由于在热氧化制程中，会使沟槽的侧壁氧化，因此，本发明实施例的元件沟槽120a的上半部的宽度会大于元件沟槽120a的下半部的宽度。另外，栅绝缘层134的厚度大约介于25nm至60nm之间。

请继续参照图1，在本实施例中，沟槽式功率半导体元件1还包括形成于终端沟槽120b内的终端电极结构14。详细而言，终端电极结构14包括位于终端沟槽120b内的终端电极140以及用以将终端电极140与外延层12彼此隔离的终端介电层141。

进一步而言，终端介电层141是顺形地设置于终端沟槽120b的内壁面，且具有与终端沟槽120b的内壁面相符的轮廓。在本实施例中，终端介电层141为一叠层结构。所述的叠层结构由终端沟槽120b内侧壁至终端电极140的方向依序为第一介电材料层1411、第二介电材料层1412及第三介电材料层1413。也就是说，终端介电层141的第二介电材料层1412夹设于所述第一介电材料层1411及第三介电材料层1413之间。

本发明实施例的沟槽式功率半导体元件1还包括一层间介电层15、多个导电插塞16及一导电层17。

请参照图1，层间介电层15形成于外延层12上，用以提升导电层17的平坦度。构成层间介电层15的材料可以选择硼磷硅玻璃(bpsg)，磷硅玻璃(psg)、氧化物、氮化物或其组合。

另外，层间介电层15并具有多个接触窗，且接触窗是由层间介电层15的上表面延伸至部份外延层12中。多个接触窗包括源极接触窗、终端电极接触窗以及栅极接触窗。本实施例中，以源极接触窗为例来进行说明。

源极接触窗15s延伸至外延层12内，并形成于源极区122的一侧。并且，外延层12还包括至少一接触掺杂区123，且接触掺杂区123是位于源极接触窗15s的底部正下方。在一实施例中，是通过源极接触窗15s，在外延层12中布植二氟化硼离子(bf2+)，以形成接触掺杂区123。

然而，源极接触窗15s的位置可依据组件的设计而改变，并不限于本发明的实施例。在其他实施例中，源极接触窗15s也可以直接对应于源极区122的位置，而形成于源极区122正上方。

多个导电插塞16分别形成于多个接触窗内。在本实施例中，导电插塞16形成于源极接触窗15s内，以电性连接于源极区122。具体而言，导电插塞16形成于源极接触窗15s内，并直接接触位于外延层12中的源极区122以及接触掺杂区123，借此在导电插塞16与源极区122之间形成欧姆接触(ohmiccontact)。构成导电插塞16的材料可以是金属，例如，但不限于是，钨、铜、镍或铝。

导电层17覆盖于层间介电层15上，并通过穿设于层间介电层15的导电插塞16电性连接于源极区122。导电层17可作为沟槽式功率半导体元件1的源极电极，并用以电性连接至一外部控制线路。导电层17的材质可为钛(ti)、氮化钛(tin)、钨(w)、铝硅合金(al-si)或铝硅铜合金(al-si-cu)等，但本发明并不限制于此。

接着，请参照图2a至2f，绘示本发明实施例的沟槽式功率半导体元件在各个制程步骤中的局部剖面示意图。

如图2a所示，基材10上已形成缓冲层11及外延层12。外延层12被定义出一主动区域ar及一终端区域tr。此外，多个初始元件沟槽120a’(图中绘示1个为例)与多个初始终端沟槽120b’已经形成于外延层12中。在一实施例中，这些初始元件沟槽120a’与初始终端沟槽120b’的深度大约介于2至6μm之间。

请参照图2b。在初始元件沟槽120a’与初始终端沟槽120b’的内壁面上，已经依序形成第一初始材料层131a、第二初始材料层131b及第三初始材料层131c，并且在初始元件沟槽120a’与初始终端沟槽120b’内已形成多晶硅材料23。

构成第二初始材料层131b的材料会与第一及第三初始材料层131a、131c不同，但第一初始材料层131a和第三初始材料层131c的材料选用则没有特别的限制。详细而言，只要能在后续的选择性蚀刻步骤中，在去除第二初始材料层131b的同时保留第一初始材料层131a和第三初始材料层131c即可。举例而言，第一初始材料层131a与第三初始材料层131c可以是氧化硅层，第二初始材料层131b可以是氮化层，例如氮化硅层。

另外，第一初始材料层131a的厚度可以介于5nm至8nm之间，第二初始材料层131b的厚度可以介于20nm至30nm之间，而第三初始材料层131c的厚度可以介于60nm至120nm之间。

形成多晶硅材料23于初始元件沟槽120a’与初始终端沟槽120b’内的步骤可以目前已知的任何技术手段来形成。举例而言，可先毯覆式地形成一多晶硅于外延层12上，并填入沟槽中。接着，回蚀(etchback)去除外延层12表面上所覆盖的多晶硅层，而分别留下位于初始元件沟槽120a’与初始终端沟槽120b’内的多晶硅材料23。多晶硅材料23可以是含导电性杂质的多晶硅结构(dopedpoly-si)。

接着，请参照图2c，形成一光阻层2于外延层12上，并覆盖终端区域tr，以在初始元件沟槽120a’内形成初始遮蔽电极130’。详细而言，光阻层2具有一开口2a，以暴露出位于主动区域ar内的初始元件沟槽120a’。另外，在本实施例中，光阻层2会覆盖位于终端区域tr内的初始终端沟槽120b’。接着，通过执行蚀刻步骤，对初始元件沟槽120a’中的多晶硅材料23进行蚀刻，以形成位于初始元件沟槽120a’底部的初始遮蔽电极130’。在完成此步骤之后，移除光阻层2。

请参照图2d，执行热氧化制程，以在初始元件沟槽120a’中形成遮蔽电极130以及位于遮蔽电极130上的氧化物层135’。详细而言，在执行热氧化制程的过程中，初始遮蔽电极130的顶部会被氧化，而形成氧化物层135’。随后，利用选择性蚀刻来移除位于初始元件沟槽120a’上半部的第三初始材料层131c。

须说明的是，在执行选择性蚀刻步骤时，初始终端沟槽120b’中的初始终端电极140’以及第二初始材料层131b可做为掩膜，以免位于初始终端沟槽120b’中的第三初始材料层131c被过度蚀刻。

请参照图2e。依序移除位于初始元件沟槽120a’的上半部内壁面上的部份第二初始材料层131b以及部份第一初始材料层131a，以在初始元件沟槽120a’内形成包括第一材料层1311、第二材料层1312以及第三材料层1313的遮蔽介电层131。须说明的是，第二材料层1312的至少一端面会相对于第一材料层1311的端面以及第三材料层1313的端面凹陷，从而使遮蔽介电层131具有至少一个位于顶部的孔隙131h(图中绘示两个)。

请参照图2f。接着，执行热氧化制程，以形成栅绝缘层134以及封闭孔隙131h的绝缘间隔层133。详细而言，在执行热氧化制程时，初始元件沟槽120a’的上半部内壁面因裸露而会被氧化。因此，在形成栅绝缘层134后，栅绝缘层134与外延层12之间的交界面和第一材料层1311与外延层12之间的交界面会相互错开，而位于不同的垂直参考平面上。也就是说，在形成栅绝缘层134之后，元件沟槽120a上半部的宽度会大于下半部的宽度。栅绝缘层134的厚度可介于25nm至60nm。

要说明的是，在执行热氧化制程时，随着氧化层的厚度增加，会在第二材料层1312上形成封闭孔隙131h的绝缘间隔层133。由于第二材料层1312并不会再被氧化，因此孔隙131h不会被绝缘间隔层133填满。绝缘间隔层133、极间介电层135以及栅绝缘层134共同在元件沟槽120a内定义出一凹槽。之后，在凹槽中填入多晶硅材料，以形成栅极电极132，且栅极电极132和孔隙131h之间通过绝缘间隔层133彼此分离一预定距离d。在一实施例中，所述的预定距离d是介于50nm至70nm。

经过实际的电性测试，虽然孔隙131h仍存在于元件沟槽120a内，但通过使孔隙131h与栅极电极132彼此隔开，孔隙131h并不会影响沟槽式功率半导体元件1的电性。

接着，依序形成基体区121、源极区122及线路重布层，以形成如图1所示的沟槽式功率半导体元件1。

详细而言，对外延层12进行一基体掺杂制程，以在主动区域ar内形成基体区121，以及进行一源极掺杂制程以在主动区域ar内形成一源极区122，其中源极区122位于基体区121上方。本实施例中的基体区121的最低边缘高于第二材料层1312的顶面所在的水平位置。

接着，形成线路重布层于外延层上，以使源极区122、栅极电极132与遮蔽电极130可电性连接至外部的控制电路。线路重分布层包括具有多个接触窗的层间介电层15、导电插塞16以及电性连接导电插塞16的导电层17。形成层间介电层15、导电插塞16以及电的导电层17的技术手段可采用任何已知的技术手段来实现，并且经由所述实施例的说明，本领域技术人员应当可以轻易推知其他实施结构细节，在此不再赘述。

请参照图3与图3a。本实施例的沟槽式功率半导体元件3和图1的沟槽式功率半导体元件1相同的组件具有相似的标号，且本实施例和前一实施例相同的部分不再赘述。

请先参照图3a，在本实施例中，沟槽栅极结构33的遮蔽介电层331具有第一材料层3311以及第二材料层3312，其中第二材料层3312直接接触并包覆遮蔽电极330的两相反侧壁面以及底面。第二材料层3312的两相反端面3312a都低于极间介电层335的顶端，以在遮蔽介电层331的顶部形成孔隙331h。在一实施例中，第一材料层3311的厚度约25nm至60nm，而第二材料层3312的厚度约50nm至200nm。

绝缘间隔层333位于孔隙331h与栅极电极332之间，并封闭孔隙131h。在本实施例中，绝缘间隔层333为低温氧化层，且绝缘间隔层133具有至少一填入孔隙331h内的延伸部333a，以填满或封闭孔隙331h。要说明的是，在本实施例中，由于利用低温化学气相沉积来形成绝缘间隔层333的步骤是在形成极间介电层335之后，因此部分绝缘间隔层333会位于栅极电极332与极间介电层335之间。绝缘间隔层333的厚度大约10nm。

请参照图3，本实施例的终端电极340是位于终端沟槽320b的下半部。也就是说，终端电极340的顶端和遮蔽电极330的顶端是大体位于或接近同一水平面。

终端介电层341包括第一介电材料层3411与夹设于终端电极340与第一介电材料层3411之间的第二介电材料层3412。第一介电材料层3411覆盖终端沟槽320b的内壁面，而第二介电材料层3412直接接触且包覆终端电极340的两相反侧壁面与底面。另外，第二介电材料层3412的顶端会高于终端电极340的顶端，更进一步而言，会高于栅极电极332的顶端。因此，第二介电材料层3412和终端电极340的顶端之间定义出一第一凹槽34h。

在本实施例中，终端电极结构34还包括一填满第一凹槽34h的绝缘材料342。所述的绝缘材料342可以选择硼磷硅玻璃(bpsg)，磷硅玻璃(psg)、氧化物、氮化物或其组合。

请参照图4a至图4e，分别显示前一实施例的沟槽式功率半导体元件3在各个步骤中的局部剖面示意图。和图2a的实施例相似，元件沟槽320a与终端沟槽320b已经被形成于外延层32中，且分别位于主动区域ar以及终端区域tr。

请先参照图4a。在元件沟槽320a与终端沟槽320b的内壁面上，已经依序形成第一初始材料层331a以及第二初始材料层331b。另外，在元件沟槽320a与终端沟槽320b内也已分别形成多晶硅材料43。

请参照图4b。接着，去除部分位于元件沟槽320a与终端沟槽320b上半部的多晶硅材料43，以分别在元件沟槽320a与终端沟槽320b的下半部形成初始遮蔽电极330’与初始终端电极340’。在终端沟槽320b中，终端电极340的顶端与第二初始材料层331b定义出第一凹槽34h。

请参照图4c。形成一初始绝缘材料342’填入元件沟槽320a与终端沟槽320b剩余的空间中，并覆盖外延层32的表面。在一实施例，可以通过执行物理或化学气相沉积制程，来形成初始绝缘材料342’。

请参照图4d。部分初始绝缘材料342’以及第二初始材料层331b已被移除，而分别形成位于遮蔽电极330上的极间介电层335以及位于元件沟槽320a下半部的第二材料层3312。

详细而言，先形成一光阻层4于终端沟槽320b上，其中光阻层4具有至少一个开口4a，以暴露出位于主动区域ar内的元件沟槽320a以及外延层32的表面。之后，再通过选择性蚀刻制程去除部分初始绝缘材料342’以及部份第二初始材料层331b，而形成极间介电层335以及第二材料层3312。如图4d所示，第二材料层3312的端面3312a会低于极间介电层335的顶端，从而形成孔隙331h。在一实施例中，极间介电层335的厚度大约是介于150nm至220nm。

请参照图4e。接着，在去除光阻层4之后，形成绝缘间隔层333，以封闭孔隙331h，其中绝缘间隔层333覆盖极间介电层335并具有至少一填入孔隙331h内的延伸部。

在本实施例中，绝缘间隔层333是低温氧化层。也就是说，通过执行低温化学气相沉积制程，以形成填满孔隙331h以及覆盖极间介电层335上的绝缘间隔层333。要说明的是，低温氧化层相较于高温氧化层具有较佳的填缝性，因此可将孔隙331h填满。随后，形成栅极电极332于元件沟槽320a内。在一实施例中，绝缘间隔层333的厚度大约是8nm至15nm。

另外，第一初始材料层331a并没有在制程过程中被移除，因此覆盖元件沟槽320a的上半部内壁面的第一初始材料层331a可做为栅绝缘层334，而覆盖元件沟槽320a的下半部内壁面的第一初始材料层331a即为遮蔽介电层331的一部分，也就是第一材料层3311。另外，在形成孔隙331h时，孔隙331h会和元件沟槽320a的侧壁面隔开。

接着，依序形成基体区321、源极区322及线路重布层，以形成如图3所示的沟槽式功率半导体元件3。形成基体区321、源极区322及线路重布层的详细步骤已在上文中叙述，在此不再赘述。

请参照图5，其显示本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。本实施例的沟槽式功率半导体元件5和图3的沟槽式功率半导体元件3相同的组件具有相似的标号，且相同的部分不再赘述。

沟槽式功率半导体元件5的沟槽栅极结构53和图3a的沟槽栅极结构33相同，但本实施例的终端电极结构54和沟槽栅极结构53具有相似的结构。然而，本实施例的终端电极结构54在终端沟槽520b的上半部并不具有导电材料。

详细而言，终端电极结构54包括终端电极540、包围终端电极540的终端介电层541、第一间隔层542、第二间隔层543以及绝缘材料544。

终端电极540是位于终端沟槽520b的下半部，且终端电极540和遮蔽电极530的顶端大体位于或接近同一水平面。第一间隔层542与沟槽栅极结构53的极间介电层535相似，是位于终端电极140上。

终端介电层541包围终端电极540，且包括第一介电材料层5411，以及夹设于第一介电材料层5411与终端电极540之间的第二介电材料层5412。和沟槽栅极结构53相似，第二介电材料层5412的端面5412a相对于第一间隔层542凹陷而形成凹陷区(未标号)。第二间隔层543填入凹陷区(未标号)内，并覆盖在第一间隔层542上。

第一介电材料层5411与第二间隔层543在终端沟槽520b中定义出一第二凹槽54h，而绝缘材料544填入第二凹槽54h内。在本实施例中，绝缘材料544可以选择硼磷硅玻璃(bpsg)，磷硅玻璃(psg)、氧化物、氮化物或其组合。

请参照图6a至图6f，分别显示前一实施例的沟槽式功率半导体元件5在各个步骤中的局部剖面示意图。图6a之前的步骤可参照图4a至图4c及相对应的描述，在此并不赘述。

在图6a中，在元件沟槽520a与终端沟槽520b的内壁面上，已经依序形成第一初始材料层531a及第二初始材料层531b。另外，在元件沟槽520a的下半部与终端沟槽520b的下半部也已分别形成遮蔽电极530与终端电极540。另外，初始绝缘材料544’已填入元件沟槽520a与终端沟槽520b剩余的空间中，并覆盖外延层32的表面。

请参照图6b，先移除部分初始绝缘材料544’，以分别形成覆盖遮蔽电极530的极间介电层535，以及覆盖终端电极540的第一间隔层542。之后，移除部分第二初始材料层531b，而形成位于元件沟槽520a下半部的第二材料层5312，以及位于终端沟槽520b下半部的第二介电材料层5412。和图4d的步骤不同的是，此步骤并不需要使用光阻层。

另外，第二材料层5312的端面5312a会低于极间介电层535的顶端，从而形成孔隙531h。相似地，第二介电材料层5412的端面5412a也会低于第一间隔层542的顶端，而形成凹陷区541h。

请继续参照图6c，形成绝缘间隔层533以及第二间隔层543，以分别封闭孔隙531h及凹陷区541h。进一步而言，绝缘间隔层533覆盖极间介电层535并具有至少一填入孔隙531h内的延伸部。相似地，第二间隔层543也会填入凹陷区541h内，并覆盖第一间隔层542。

在本实施例中，绝缘间隔层533与第二间隔层543都是低温氧化层。也就是说，绝缘间隔层533与第二间隔层543都是通过执行低温化学气相沉积制程来形成。然而，绝缘间隔层533与第二间隔层543的制备方式并不以此为限。

请参照图6d。在每一个元件沟槽520a与终端沟槽520b内填入导电材料532’。参照图6e，移除位于终端沟槽520b内的导电材料532’，而留下位于元件沟槽520a内的导电材料，以在元件沟槽520a内形成栅极电极532。

另外，终端沟槽520b内的导电材料532’被移除之后，形成一第二凹槽54h。如图6e所示，第一介电材料层5411与第二间隔层543定义出所述的第二凹槽54h。

最后，请参照图6f，依序形成基体区521、源极区522及线路重布层，以形成如图5所示的沟槽式功率半导体元件5。在本发明实施例中，可在形成线路重布层的其中一步骤中，例如是在形成层间介电层55的步骤时，也将第二凹槽54h填满，而在第二凹槽54h内形成绝缘材料544。形成基体区521、源极区522及线路重布层的详细步骤已在上文中叙述，在此不再赘述。

请参照图7，其显示本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。本实施例的沟槽式功率半导体元件7和图5的沟槽式功率半导体元件5相同的组件具有相似的标号，且相同的部分不再赘述。

沟槽式功率半导体元件7的沟槽栅极结构73和图5的实施例相同。但沟槽式功率半导体元件7具有另一种实施方式的终端电极结构74。本实施例的终端电极740是由终端沟槽720b的上半部延伸至下半部，且终端电极740的顶端低于第二介电材料层7412的顶端。

请参照图8a至8e，绘示图7的沟槽式功率半导体元件7在各个制程步骤中的局部剖面示意图。

如图8a所示，在元件沟槽720a与终端沟槽720b的内壁面上，已经依序形成第一初始材料层731a以及第二初始材料层731b。另外，在元件沟槽720a与终端沟槽720b内也已分别形成多晶硅材料83。

接着，请参照图8b，移除部分位于元件沟槽720a上半部的多晶硅材料83，以形成初始遮蔽电极730’。详细而言，是形成一光阻层8，覆盖终端沟槽720b，再对裸露出的多晶硅材料83进行蚀刻步骤。因此，部分位于外延层72表面，而未被光阻层8所覆盖的多晶硅材料83也会被移除。

请参照图8c。接着，形成极间介电层735于遮蔽电极730上。极间介电层735的厚度大约200nm。形成极间介电层735的方式可以利用习知的物理或化学气相沉积制程，本发明并不限制。在一实施例中，也可以利用热氧化制程，氧化初始遮蔽电极730’，而形成极间介电层735。

请参照图8d，移除部分第二初始材料层731b，而形成位于元件沟槽720a下半部的第二材料层7312。在此步骤中，可利用覆盖在终端沟槽720b上的多晶硅材料83’作为掩膜，来进行蚀刻。第二材料层7312的端面7312a会低于极间介电层735的顶端，从而形成孔隙731h。

请参照图8e，形成绝缘间隔层733以封闭孔隙731h，并覆盖极间介电层735。在本实施例中，绝缘间隔层733为低温氧化层，且绝缘间隔层733具有至少一填入孔隙731h内的延伸部，以填满或封闭孔隙731h。

请再参照图7，最后，依序形成栅极电极732、形成基体区721、源极区722及线路重布层，以形成如图7所示的沟槽式功率半导体元件7。

另外，图1、图3、图5及图7的实施例所示的沟槽栅极结构13、33、53、73以及终端电极结构14、34、54、74也可应用于具有肖特基二极管的沟槽式功率半导体元件。请参照图9至图12，分别显示不同实施方式的沟槽式功率半导体元件的局部剖面示意图。

在沟槽式功率半导体元件1’、3’、5’、7’中，外延层12、32、52、72内并未形成基体区以及源极区。另外，沟槽式功率半导体元件1’、3’、5’、7’分别具有一层间介电层15’、35’、55’、75’，导电柱16’、36’、56’、76’以及位于各层间介电层15’、35’、55’、75’上的接触垫17’、37’、57’、77’。

以图9为例，接触垫17’是通过导电柱16’电性连接至外延层12以形成肖特基二极管。详细而言，层间介电层15’具有至少一肖特基接触窗15w(图9中绘示多个)，而导电柱16’通过肖特基接触窗15w穿设层间介电层15’，并延伸至外延层12内，与位于元件沟槽120a之间的外延层12电性接触。因此，本发明实施例所提供的沟槽栅极结构13、33、53、73以及终端电极结构14、34、54、74并不限于应用在功率晶体管组件中。

另外，沟槽栅极结构13、33、53、73以及终端电极结构14、34、54、74也可以按照实际需求任意组合，并不限于本发明中所提供的实施例。

综上所述，本发明的有益效果在于，本发明实施例所提供的沟槽式功率半导体元件及其制程中，由于遮蔽介电层的第一材料层与第二材料层不同，因此，可通过选择性蚀刻，使第二材料层的一端面相对于第一材料层凹陷，可使孔隙更远离栅极电极。另外，更进一步地形成封闭孔隙的绝缘间隔层，使孔隙与栅极电极隔离，即可避免在沟槽栅极结构内的孔隙影响沟槽式功率半导体元件的电性。绝缘间隔层封闭孔隙的方式可以是完全封闭孔隙的开口或者是填入孔隙中。

因此，即便孔隙存在，只要孔隙和栅极电极之间被分隔开，当沟槽式功率半导体元件运作时，也不会在栅极电极与漏极之间产生漏电流，而可使沟槽式功率半导体元件的电性表现符合要求。

以上所公开的内容仅为本发明的较佳可行实施例，并非因此局限本发明的权利要求的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。