半导体装置及其制造方法与流程

本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。

背景技术：

随着mosfet(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(theshortchanneleffect，简称为sce)成为一个关键问题。finfet(finfieldeffecttransistor，鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力，从而可以进一步缩小cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)器件的尺寸。

目前，为了防止finfet器件的源极和漏极穿通，需要对半导体鳍片进行抗穿通注入(theanti-punchthroughimplantation，该抗穿通注入也可以称为沟道停止注入)，以在半导体鳍片中形成抗穿通区域。该抗穿通注入工艺对finfet器件非常重要，其能够影响finfet器件的性能。

图1是示意性地示出现有技术中在半导体鳍片中形成抗穿通区域的过程中一个阶段的结构的横截面图。如图1所示，该半导体结构包括用于形成nmos器件的第一鳍片11和用于形成pmos器件的第二鳍片12。对第一鳍片11执行用于nmos器件的第一抗穿通注入101，该第一抗穿通注入需要向鳍片中注入硼，从而在第一鳍片中形成了用于nmos器件的第一抗穿通区域111。对第二鳍片12执行用于pmos器件的第二抗穿通注入102，该第二抗穿通注入需要向鳍片中注入砷或磷，从而在第二鳍片中形成了用于pmos器件的第二抗穿通区域121。

在上述过程中，用于nmos器件的第一抗穿通注入会有一部分硼可能被注入到sti(shallowtrenchisolation，浅沟槽隔离)13中，由于用于nmos器件的第一抗穿通注入比用于pmos器件的第二抗穿通注入更深，导致有一部分被注入到sti13中的硼向用于第二鳍片12扩散(如图1中圆圈处所示)，然后在退火处理之后，被扩散的硼将会掺杂进入用于pmos器件的第二鳍片12中，从而降低器件性能。例如，硼向第二鳍片12的扩散和掺杂将可能使得pmos器件的阈值电压vt与饱和电流idast发生变动，导致该pmos器件与其他邻近器件的阈值电压和饱和电流失配或不同，从而影响器件的匹配性能。

此外，也有可能会有一部分用于pmos器件的第二抗穿通注入的砷或磷向第一鳍片11扩散，只是该砷或磷的扩散作用可能弱一些，但这也可能会降低器件性能。

技术实现要素：

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。

根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底；在所述半导体衬底上的多个半导体鳍片，所述多个半导体鳍片包括：间隔开的第一半导体鳍片和第二半导体鳍片；在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的沟槽绝缘物层，其中，所述沟槽绝缘物层的上表面与所述半导体鳍片的上表面基本齐平；对所述第一半导体鳍片执行第一抗穿通掺杂以在所述第一半导体鳍片中形成第一抗穿通区域；在执行所述第一抗穿通掺杂之后，去除所述第二半导体鳍片的一部分以形成凹陷；以及在所述凹陷中且在所述第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层。

在一个实施例中，所述凹陷的深度大于所述第一抗穿通掺杂的掺杂深度。

在一个实施例中，所述凹陷的深度范围为至所述第一抗穿通掺杂的掺杂深度的范围为至

在一个实施例中，所述外延层包括：在所述第二半导体鳍片的剩余部分上的半导体层和在所述半导体层上的沟道层；其中，所述第二抗穿通区域位于所述半导体层中。

在一个实施例中，在所述凹陷中且在所述第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层的步骤包括：在所述凹陷中且在所述第二半导体鳍片的剩余部分上外延形成半导体层；对所述半导体层执行第二抗穿通掺杂以在所述半导体层中形成第二抗穿通区域；以及在所述半导体层上外延形成沟道层。

在一个实施例中，在所述凹陷中且在所述第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层的步骤包括：在所述凹陷中且在所述第二半导体鳍片的剩余部分上外延形成半导体层，并且在该外延的过程中，对所述半导体层执行原位掺杂以形成第二抗穿通区域；以及在所述半导体层上外延形成沟道层。

在一个实施例中，所述半导体层的材料与所述第二半导体鳍片的材料相同。

在一个实施例中，所述半导体层的材料包括：硅；所述半导体层的厚度范围为至所述沟道层的材料包括：硅锗、碳化硅或iii-v族化合物。

在一个实施例中，通过第一离子注入执行所述第一抗穿通掺杂；其中，在所述第一半导体鳍片用于形成nmos器件的情况下，所述第一离子注入的掺杂物包括：硼或二氟化硼；或者，在所述第一半导体鳍片用于形成pmos器件的情况下，所述第一离子注入的掺杂物包括：磷或砷。

在一个实施例中，通过第二离子注入执行所述第二抗穿通掺杂；其中，在所述第二半导体鳍片用于形成pmos器件的情况下，所述第二离子注入的掺杂物包括：磷或砷；或者，在所述第二半导体鳍片用于形成nmos器件的情况下，所述第二离子注入的掺杂物包括：硼或二氟化硼。

在一个实施例中，在所述第二半导体鳍片用于形成pmos器件的情况下，所述原位掺杂的掺杂物包括：磷或砷；或者，在所述第二半导体鳍片用于形成nmos器件的情况下，所述原位掺杂的掺杂物包括：硼或二氟化硼。

在一个实施例中，去除所述第二半导体鳍片的一部分以形成凹陷的步骤包括：在形成所述第一抗穿通区域之后的半导体结构上形成图案化的掩模覆盖层，其中所述掩模覆盖层覆盖所述第一半导体鳍片并露出所述第二半导体鳍片；以及以所述掩模覆盖层作为掩模，刻蚀所述第二半导体鳍片以去除所述第二半导体鳍片的一部分，从而形成凹陷；在形成所述外延层之后，所述方法还包括：去除所述掩模覆盖层。

在一个实施例中，在形成第二抗穿通区域之后以及在形成所述沟道层之前，所述方法还包括：对形成所述第二抗穿通区域之后的半导体结构执行退火处理。

在一个实施例中，所述方法还包括：对所述沟槽绝缘物层进行刻蚀以露出所述第一半导体鳍片的部分和所述外延层的部分。

在上述制造方法中，在形成半导体结构后，对该半导体结构中的第一半导体鳍片执行第一抗穿通掺杂以形成第一抗穿通区域，在该过程中，第一抗穿通掺杂的掺杂物有可能扩散并掺杂到第二半导体鳍片中，因此去除该第二半导体鳍片的一部分，这样就可以去除掺杂到第二半导体鳍片中的上述掺杂物，然后在第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层。本发明的上述实施例可以降低由于扩散可能造成的第一抗穿通掺杂的掺杂物对第二半导体鳍片掺杂的可能性，从而可以提高器件性能。

根据本发明的第二方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底；在所述半导体衬底上的多个半导体鳍片，所述多个半导体鳍片包括：间隔开的第一半导体鳍片和第二半导体鳍片；在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的沟槽绝缘物层，其中，所述沟槽绝缘物层的上表面与所述半导体鳍片的上表面基本齐平；对所述第一半导体鳍片执行第一抗穿通掺杂以在所述第一半导体鳍片中形成第一抗穿通区域；在执行所述第一抗穿通掺杂之后，去除所述第二半导体鳍片的一部分以形成凹陷；执行第二抗穿通掺杂以在所述第二半导体鳍片的剩余部分中形成第二抗穿通区域；以及在所述凹陷中且在所述第二半导体鳍片的剩余部分上外延形成沟道层。

在一个实施例中，所述凹陷的深度大于所述第一抗穿通掺杂的掺杂深度。

在一个实施例中，所述凹陷的深度范围为至所述第一抗穿通掺杂的掺杂深度的范围为至

在一个实施例中，去除所述第二半导体鳍片的一部分以形成凹陷的步骤包括：在形成所述第一抗穿通区域之后的半导体结构上形成图案化的掩模覆盖层，其中所述掩模覆盖层覆盖所述第一半导体鳍片并露出所述第二半导体鳍片；以及以所述掩模覆盖层作为掩模，刻蚀所述第二半导体鳍片以去除所述第二半导体鳍片的一部分，从而形成凹陷；在形成所述沟道层之后，所述方法还包括：去除所述掩模覆盖层。

在一个实施例中，在形成第二抗穿通区域之后以及在形成所述沟道层之前，所述方法还包括：对形成所述第二抗穿通区域之后的半导体结构执行退火处理。

在一个实施例中，所述方法还包括：对所述沟槽绝缘物层进行刻蚀以露出所述第一半导体鳍片的部分和所述沟道层的部分。

在上述制造方法中，在对第一半导体鳍片执行第一抗穿通掺杂后，去除第二半导体鳍片的一部分以形成凹陷；然后在第二半导体鳍片的剩余部分中形成第二抗穿通区域，以及在凹陷中且在第二半导体鳍片的剩余部分上外延形成沟道层。本发明的实施例可以降低由于扩散可能造成的第一抗穿通掺杂的掺杂物对第二半导体鳍片掺杂的可能性，从而可以提高器件性能。

根据本发明的第三方面，提供了一种半导体装置，包括：半导体衬底；在所述半导体衬底上的多个半导体鳍片，所述多个半导体鳍片包括：间隔开的第一半导体鳍片和第二半导体鳍片；其中，在所述第一半导体鳍片中形成有第一抗穿通区域；在每个所述半导体鳍片周围的沟槽；部分地填充所述沟槽的沟槽绝缘物层；以及在所述第二半导体鳍片上的外延层，其中，所述外延层具有第二抗穿通区域。

在一个实施例中，所述外延层的高度大于所述第一抗穿通区域的深度。

在一个实施例中，所述外延层的高度范围为至所述第一抗穿通区域的深度范围为至

在一个实施例中，所述外延层包括：在所述第二半导体鳍片上的半导体层和在所述半导体层上的沟道层；其中，所述第二抗穿通区域位于所述半导体层中。

在一个实施例中，所述半导体层的材料与所述第二半导体鳍片的材料相同。

在一个实施例中，所述半导体层的材料包括：硅；所述半导体层的厚度范围为至所述沟道层的材料包括：硅锗、碳化硅或iii-v族化合物。

在上述实施例中，提供了一个实施例的半导体装置，由于在该半导体装置的制造过程中去除了第二半导体鳍片中的可能被第一抗穿通掺杂的掺杂物所掺杂的部分，因此该半导体装置的性能比较好。

根据本发明的第四方面，提供了一种半导体装置，包括：半导体衬底；在所述半导体衬底上的多个半导体鳍片，所述多个半导体鳍片包括：间隔开的第一半导体鳍片和第二半导体鳍片；其中，在所述第一半导体鳍片中形成有第一抗穿通区域，在所述第二半导体鳍片中形成有第二抗穿通区域；在每个所述半导体鳍片周围的沟槽；部分地填充所述沟槽的沟槽绝缘物层；以及在所述第二半导体鳍片上的沟道层。

在一个实施例中，所述沟道层的高度大于所述第一抗穿通区域的深度。

在一个实施例中，所述沟道层的高度范围为至所述第一抗穿通区域的深度范围为至

在上述实施例中，提供了另一个实施例的半导体装置，由于在该半导体装置的制造过程中去除了第二半导体鳍片中的可能被第一抗穿通掺杂的掺杂物所掺杂的部分，因此该半导体装置的性能比较好。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1是示意性地示出现有技术中在半导体鳍片中形成抗穿通区域的过程中一个阶段的结构的横截面图。

图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。

图3是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图4是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图5是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图6是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图7是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图8是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图9是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图11a是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图11b是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图11c是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图12是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图13是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图14是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图15是示出根据本发明另一个实施例的半导体装置的制造方法的流程图。

图16是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图17是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图18是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图19是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。

在步骤s201，提供半导体结构，该半导体结构包括：半导体衬底；在该半导体衬底上的多个半导体鳍片，该多个半导体鳍片包括：间隔开的第一半导体鳍片和第二半导体鳍片；在每个半导体鳍片周围的沟槽以及填充该沟槽的沟槽绝缘物层，其中，该沟槽绝缘物层的上表面与半导体鳍片的上表面基本齐平。例如，该半导体衬底、该第一半导体鳍片和该第二半导体鳍片的材料可以分别包括硅。该沟槽绝缘物层的材料可以包括二氧化硅。

需要说明的是，这里的术语“基本齐平”包括但不限于绝对的齐平，而是可以允许有一定的误差，例如该沟槽绝缘物层的上表面与该半导体鳍片的上表面之间可以相差几至几十当然本发明的误差范围并不仅限于此。

在步骤s202，对第一半导体鳍片执行第一抗穿通掺杂以在第一半导体鳍片中形成第一抗穿通区域。

在本发明的实施例中，可以通过第一离子注入执行该第一抗穿通掺杂。在一个实施例中，在第一半导体鳍片用于形成nmos器件的情况下，该第一离子注入的掺杂物可以包括p型掺杂物，例如硼或二氟化硼等。在另一个实施例中，在第一半导体鳍片用于形成pmos器件的情况下，该第一离子注入的掺杂物可以包括n型掺杂物，例如磷或砷等。

在一个实施例中，该第一抗穿通掺杂的掺杂深度的范围可以为至例如该掺杂深度可以为或等。

在步骤s203，在执行第一抗穿通掺杂之后，去除第二半导体鳍片的一部分以形成凹陷。通过该去除步骤可以去除第二半导体鳍片的可能被前面的第一抗穿通掺杂的掺杂物由于扩散导致掺杂的部分。

在一个实施例中，该步骤s203可以包括：在形成第一抗穿通区域之后的半导体结构上形成图案化的掩模覆盖层，其中该掩模覆盖层覆盖该第一半导体鳍片并露出第二半导体鳍片；以及以该掩模覆盖层作为掩模，刻蚀该第二半导体鳍片以去除该第二半导体鳍片的一部分，从而形成凹陷。

可选地，该凹陷的深度大于第一抗穿通掺杂的掺杂深度。这可以充分去除第二半导体鳍片中的可能被前面的第一抗穿通掺杂的掺杂物由于扩散导致掺杂的部分。在一个实施例中，该凹陷的深度范围可以为至例如该凹陷的深度可以为或等。

在步骤s204，在凹陷中且在第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层。

在一个实施例中，该外延层可以包括：在第二半导体鳍片的剩余部分上的半导体层和在该半导体层上的沟道层。其中，该第二抗穿通区域位于该半导体层中。

优选地，该半导体层的材料与第二半导体鳍片的材料相同。例如，该半导体层的材料可以包括：硅。在一个实施例中，该半导体层的厚度范围可以为至例如，该半导体层的厚度可以为等。

在一个实施例中，该沟道层的材料可以包括：硅锗(sige)、碳化硅(sic)或iii-v族化合物等。例如，在第二半导体鳍片用于形成pmos器件的情况下，该沟道层的材料可以包括硅锗。又例如，在第二半导体鳍片用于形成nmos器件的情况下，该沟道层的材料可以包括碳化硅或iii-v族化合物(例如砷镓铟(asgain))等。利用上述这些材料作为沟道层可以提高沟道层中载流子的迁移率。例如，利用硅锗作为pmos器件的沟道层，可以提高空穴的迁移率。

在一个实施例中，该步骤s204可以包括：在凹陷中且在第二半导体鳍片的剩余部分上外延形成半导体层；对该半导体层执行第二抗穿通掺杂以在该半导体层中形成第二抗穿通区域；以及在该半导体层上外延形成沟道层。

在一个实施例中，可以通过第二离子注入执行第二抗穿通掺杂。例如，在第二半导体鳍片用于形成pmos器件的情况下，该第二离子注入的掺杂物可以包括n型掺杂物，例如磷或砷。又例如，在第二半导体鳍片用于形成nmos器件的情况下，该第二离子注入的掺杂物可以包括p型掺杂物，例如硼或二氟化硼。

在另一个实施例中，该步骤s204可以包括：在凹陷中且在第二半导体鳍片的剩余部分上外延形成半导体层，并且在该外延的过程中，对该半导体层执行原位(in-situ)掺杂以形成第二抗穿通区域；以及在该半导体层上外延形成沟道层。

例如，在第二半导体鳍片用于形成pmos器件的情况下，该原位掺杂的掺杂物可以包括n型掺杂物，例如磷或砷。又例如，在第二半导体鳍片用于形成nmos器件的情况下，该原位掺杂的掺杂物可以包括p型掺杂物，例如硼或二氟化硼。

在一个实施例中，在形成该外延层之后，所述制造方法还可以包括：去除前面所述的掩模覆盖层。

在一个实施例中，在形成第二抗穿通区域之后以及在形成沟道层之前，所述制造方法还可以包括：对形成第二抗穿通区域之后的半导体结构执行退火处理。例如，该退火处理的温度范围可以为900℃至1050℃(例如退火温度可以为1000℃)。例如，该退火处理的时间可以小于或等于5秒。该退火处理可以修复半导体层的晶格损伤，有利于后续执行外延沟道层的步骤，而且该退火处理还可以有利于激活抗穿通区域(例如第一抗穿通区域和第二抗穿通区域)内的掺杂物。

在另一个实施例中，该外延层可以只包括在第二半导体鳍片的剩余部分上的沟道层，而不包括前面所述的半导体层。例如可以在第二半导体鳍片的剩余部分上外延形成沟道层，然后执行第二抗穿通掺杂以在该沟道层中形成第二抗穿通区域。例如可以通过第二离子注入执行该第二抗穿通掺杂。在该过程中，该第二离子注入所需的能量要大于前面所述的对半导体层执行的第二离子注入所需要的能量。在该实施例中，可以通过调节注入能量和/或后续可能的退火温度来调节第二抗穿通掺杂的掺杂深度，从而达到所需要的深度。

至此，在上面所述的实施例中，提供了一种半导体装置的制造方法。在该制造方法中，在提供半导体结构后，对该半导体结构中的第一半导体鳍片执行第一抗穿通掺杂以在第一半导体鳍片中形成第一抗穿通区域，在该过程中，第一抗穿通掺杂的掺杂物有可能扩散到第二半导体鳍片中，因此在后续步骤中，去除该第二半导体鳍片的一部分，这样就可以去除掺杂到第二半导体鳍片中的上述掺杂物，然后在第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层。本发明的实施例可以降低由于扩散可能造成的第一抗穿通掺杂的掺杂物对第二半导体鳍片掺杂的可能性，从而可以提高器件性能。

进一步地，在形成外延层的过程中，先在第二半导体鳍片的剩余部分上外延形成半导体层，对该半导体层执行第二抗穿通掺杂或在外延形成该半导体层的过程中对该半导体层进行原位掺杂，从而形成第二抗穿通区域，然后在该半导体层上外延形成沟道层，这样可以控制第二抗穿通区域到沟道层的距离，从而使得第二抗穿通区域不影响沟道层中载流子的迁移率，可以避免降低器件性能。

在本发明的实施例中，上述制造方法还可以包括：对沟槽绝缘物层进行刻蚀以露出第一半导体鳍片的部分和外延层的部分。例如可以露出外延层中的沟道层的部分。

图3至图10、图11a至图11b、以及图12至图14是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。图11c是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。下面结合图3至图10、图11a至图11c、以及图12至图14详细描述根据本发明一些实施例的半导体装置的制造过程。

首先，如图3所示，提供初始结构，该初始结构可以包括：半导体衬底(例如硅衬底)30和在该半导体衬底30上的多个半导体鳍片(例如硅鳍片)。该多个半导体鳍片可以包括：间隔开的第一半导体鳍片31和第二半导体鳍片32。该初始结构还可以包括：在每个半导体鳍片周围的沟槽33。可选地，如图3所示，该初始结构还可以包括：在半导体衬底30上和在半导体鳍片表面上的衬垫(liner)绝缘物层34。例如，该衬垫绝缘物层34的材料可以包括二氧化硅。可选地，如图3所示，该初始结构还可以包括：在半导体鳍片之上的衬垫绝缘物层上的硬掩模层35。例如该硬掩模层35的材料可以包括氮化硅。

接下来，如图4所示，例如通过fcvd(flowablechemicalvapordeposition，可流动化学气相沉积)工艺在图3所示的半导体结构上形成沟槽绝缘物层41。例如，该沟槽绝缘物层的材料可以包括二氧化硅。

接下来，如图5所示，对沟槽绝缘物层41执行平坦化(例如cmp(chemicalmechanicalplanarization，化学机械平坦化))，从而露出硬掩模层35的上表面。

接下来，如图6所示，对沟槽绝缘物层41执行刻蚀，从而露出硬掩模层35，例如可以露出整个硬掩模层35。

接下来，如图7所示，去除硬掩模层35。可选地，在去除硬掩模层35的过程中，还可以去除在半导体鳍片的顶表面上的衬底绝缘物层34的部分，从而露出半导体鳍片的上表面。

至此，形成了如图7所示的半导体结构。如图7所示，该半导体结构可以包括：半导体衬底30和在该半导体衬底30上的多个半导体鳍片。该多个半导体鳍片可以包括：间隔开的第一半导体鳍片31和第二半导体鳍片32。例如，该第一半导体鳍片31用于形成第一器件(例如nmos器件)，该第二半导体鳍片32用于形成第二器件(例如pmos器件)。如图7所示，该半导体结构还可以包括：在每个半导体鳍片周围的沟槽33和填充该沟槽的沟槽绝缘物层41。例如，该沟槽绝缘物层41的上表面与半导体鳍片的上表面基本齐平。可选地，该半导体结构还可以包括：在半导体衬底和半导体鳍片上的衬垫绝缘物层34，其中，沟槽绝缘物层41在该衬垫绝缘物层34上。

在形成图7所示的半导体结构后，接下来，如图8所示，对第一半导体鳍片31执行第一抗穿通掺杂以在该第一半导体鳍片31中形成第一抗穿通区域51。

可选地，该执行第一抗穿通掺杂的过程可以包括：如图8所示，例如可以在图7所示的半导体结构上形成图案化的第一掩模层(例如光刻胶)43，该第一掩模层43覆盖第二半导体鳍片且露出第一半导体鳍片。

可选地，该执行第一抗穿通掺杂的过程还可以包括：在形成第一掩模层之后，例如通过第一离子注入工艺对该第一半导体鳍片31执行第一抗穿通掺杂，以在该第一半导体鳍片31中形成第一抗穿通区域51。例如，在第一半导体鳍片31用于形成nmos器件的情况下，该第一离子注入的掺杂物可以包括p型掺杂物，例如该p型掺杂物可以包括：硼或二氟化硼等。例如，在注入p型掺杂物的情况下，该第一离子注入的注入能量的范围可以是2kev至10kev(例如其能量可以为5kev或8kev等)，该第一离子注入的注入剂量的范围可以是1.0×10¹³atom/cm²至4.0×10¹⁴atom/cm²(例如，其注入剂量可以为5.0×10¹³atom/cm²或1.0×10¹⁴atom/cm²等)。

在一个实施例中，该第一抗穿通掺杂的掺杂深度(即该第一离子注入的注入深度)的范围可以为至例如该掺杂深度可以为或等。

可选地，该执行第一抗穿通掺杂的过程还可以包括：在形成该第一抗穿通区域51后，去除第一掩模层43。

接下来，如图9所示，在形成第一抗穿通区域51之后的半导体结构上沉积掩模覆盖层60。例如该掩模覆盖层60的材料可以包括氮化硅。

接下来，如图10所示，对该掩模覆盖层60执行图案化，从而形成图案化的掩模覆盖层。该图案化的掩模覆盖层60覆盖第一半导体鳍片31并露出第二半导体鳍片32。然后以该掩模覆盖层60作为掩模，刻蚀第二半导体鳍片32以去除该第二半导体鳍片的一部分，从而形成凹陷61。

可选地，该凹陷61的深度大于第一抗穿通掺杂的掺杂深度。这可以充分去除由于前面所述的p型掺杂物(例如硼或二氟化硼)的扩散导致第二半导体鳍片中可能被该p型掺杂物掺杂的部分。在一个实施例中，该凹陷61的深度范围可以为至例如该凹陷的深度可以为或等。

接下来，在凹陷中且在第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层。在一个实施例中，该外延层可以包括：在第二半导体鳍片的剩余部分上的半导体层和在该半导体层上的沟道层。其中，该第二抗穿通区域位于该半导体层中。

下面结合图11a、图11b和图12详细描述根据本发明一个实施例的形成该外延层过程。

例如，如图11a所示，在凹陷61中且在第二半导体鳍片32的剩余部分上外延形成半导体层71。例如，该半导体层71的材料可以包括：硅。在一个实施例中，该半导体层71的厚度范围可以为至

接下来，如图11b所示，对该半导体层71执行第二抗穿通掺杂以在该半导体层71中形成第二抗穿通区域52。

在一个实施例中，可以通过第二离子注入执行所述第二抗穿通掺杂。例如，在第二半导体鳍片32用于形成pmos器件的情况下，该第二离子注入的掺杂物可以包括n型掺杂物，例如该n型掺杂物可以包括磷或砷等。例如，在注入n型掺杂物的情况下，该第二离子注入的注入能量的范围可以是10kev至50kev(例如其能量可以为20kev或40kev等)，该第二离子注入的注入剂量的范围可以是1.0×10¹³atom/cm²至4.0×10¹⁴atom/cm²(例如，其注入剂量可以为5.0×10¹³atom/cm²或1.0×10¹⁴atom/cm²等)。

在一个实施例中，该第二抗穿通掺杂的掺杂深度(即第二抗穿通区域的深度)的范围可以为至(例如，该掺杂深度可以是或等)。

在一个实施例中，该第二离子注入除了将掺杂物(例如n型掺杂物)注入到半导体层中，还可以将该掺杂物注入到该半导体层下面的第二半导体鳍片的剩余部分中，这样在第二半导体鳍片的剩余部分中也可以形成第二抗穿通区域的一部分。

可选地，在形成半导体层和第二抗穿通区域之后，还可以对(例如如图11b所示的)半导体结构执行退火处理，从而可以修复半导体层的晶格损伤，有利于后续沟道层的外延生长，并可以激活抗穿通区域内的掺杂物。

接下来，如图12所示，在该半导体层71上外延形成沟道层72。例如在第二半导体鳍片用于形成pmos器件的情况下，该沟道层的材料可以包括硅锗。至此，通过上述实施例的步骤形成了具有第二抗穿通区域的外延层70，该外延层70可以包括半导体层71和沟道层72。

下面结合图11c和图12详细描述根据本发明另一个实施例的形成该外延层过程。

例如，如图11c所示，在凹陷61中且在第二半导体鳍片32的剩余部分上外延形成半导体层71，并且在该外延的过程中，对该半导体层71执行原位掺杂以形成第二抗穿通区域52。

在一个实施例中，在第二半导体鳍片32用于形成pmos器件的情况下，该原位掺杂的掺杂物可以包括n型掺杂物，例如该n型掺杂物可以包括磷或砷等。例如，该原位掺杂的浓度范围可以为1.0×10²⁰atom/cm³至2.0×10²¹atom/cm³。例如，该原位掺杂的浓度可以是5.0×10²⁰atom/cm³等。

可选地，在形成具有第二抗穿通区域的半导体层之后，还可以对(例如如图11c所示的)半导体结构执行退火处理，从而可以修复半导体层的晶格损伤，有利于后续沟道层的外延生长，并可以激活抗穿通区域内的掺杂物。

接下来，如图12所示，在该半导体层71上外延形成沟道层72。例如在第二半导体鳍片用于形成pmos器件的情况下，该沟道层的材料可以包括硅锗。至此，通过上述实施例的步骤形成了具有第二抗穿通区域的外延层70，该外延层70可以包括半导体层71和沟道层72。

在一些情况下，该形成沟道层的过程中，这些沟道层有可能外延到凹陷之外，因此，可选地，在形成沟道层之后，所述制造方法还可以包括：对沟道层执行平坦化(例如cmp)。

接下来，如图13所示，去除掩模覆盖层60。

接下来，如图14所示，对沟槽绝缘物层41进行刻蚀以露出第一半导体鳍片31的部分和外延层70的部分(例如露出沟道层72的一部分)。

至此，提供了根据本发明一些实施例的半导体装置的制造方法。在该制造方法中，在形成半导体结构后，对该半导体结构中的第一半导体鳍片执行第一抗穿通掺杂以形成第一抗穿通区域，在该过程中，第一抗穿通掺杂的掺杂物有可能扩散并掺杂到第二半导体鳍片中，因此去除该第二半导体鳍片的一部分，这样就可以去除掺杂到第二半导体鳍片中的上述掺杂物(例如硼或二氟化硼等p型掺杂物)，然后在第二半导体鳍片的剩余部分上形成具有第二抗穿通区域的外延层。本发明的实施例可以降低由于扩散可能造成的第一抗穿通掺杂的掺杂物对第二半导体鳍片掺杂的可能性，例如可以降低p型掺杂物对用于形成pmos器件的第二半导体鳍片掺杂的可能性，从而提高器件性能。

进一步地，在形成外延层的过程中，先在第二半导体鳍片的剩余部分上外延形成半导体层，对该半导体层执行第二抗穿通掺杂或在外延形成该半导体层的过程中对该半导体层原位掺杂，从而形成第二抗穿通区域，然后在该半导体层上外延形成沟道层，这样可以控制第二抗穿通区域到沟道层的距离，从而使得第二抗穿通区域不影响沟道层中载流子的迁移率，可以避免降低器件性能。

由上述制造方法，可以形成根据本发明一个实施例的半导体装置。例如，如图14所示，该半导体装置可以包括：半导体衬底30和在该半导体衬底30上的多个半导体鳍片。该多个半导体鳍片可以包括：间隔开的第一半导体鳍片31和第二半导体鳍片32。例如，第一半导体鳍片31可以用于形成nmos器件，第二半导体鳍片32可以用于形成pmos器件。该第二半导体鳍片32的上表面可以低于该第一半导体鳍片31的上表面。在该第一半导体鳍片31中形成有第一抗穿通区域51。例如，该第一抗穿通区域51的深度范围可以为至(例如其深度可以是或等)。

如图14所示，该半导体装置还可以包括：在每个半导体鳍片周围的沟槽33，和部分地填充该沟槽的沟槽绝缘物层41。

如图14所示，该半导体装置还可以包括：在第二半导体鳍片32上的外延层70。其中，该外延层70具有第二抗穿通区域52。该外延层70的高度可以大于第一抗穿通区域51的深度。例如，该外延层的高度范围可以为至例如该外延层的高度可以为或等。

在一个实施例中，该外延层70可以包括：在第二半导体鳍片32上的半导体层71和在该半导体层71上的沟道层72。其中，第二抗穿通区域52可以位于该半导体层71中。

可选地，该半导体层71的材料可以与第二半导体鳍片32的材料相同。例如，该半导体层71的材料可以包括：硅。

在一个实施例中，该半导体层71的厚度范围可以为至

在一个实施例中，该沟道层72的材料可以包括：硅锗、碳化硅或iii-v族化合物等。这可以提高沟道层中的载流子的迁移率。

可选地，如图14所示，该半导体装置还可以包括：在半导体衬底和半导体鳍片上的衬垫绝缘物层34，其中，沟槽绝缘物层41在该衬垫绝缘物层34上。

在上述实施例中，提供了一个实施例的半导体装置，由于在该半导体装置的制造过程中去除了第二半导体鳍片中的可能被第一抗穿通掺杂的掺杂物所掺杂的部分，因此该半导体装置的性能比较好。

图15是示出根据本发明另一个实施例的半导体装置的制造方法的流程图。图16至图19是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图15以及图16至图19详细描述根据本发明另一个实施例的半导体装置的制造方法。

如图15所示，在步骤s1501，提供半导体结构，该半导体结构包括：半导体衬底；在该半导体衬底上的多个半导体鳍片，该多个半导体鳍片包括：间隔开的第一半导体鳍片和第二半导体鳍片；在每个半导体鳍片周围的沟槽以及填充该沟槽的沟槽绝缘物层，其中，该沟槽绝缘物层的上表面与半导体鳍片的上表面基本齐平。

该步骤s1501与图2中的步骤s201相同或相似，并且关于形成该半导体结构的过程前面已经结合图3至图7详细描述，这里不再赘述。

在步骤s1502，对第一半导体鳍片执行第一抗穿通掺杂以在第一半导体鳍片中形成第一抗穿通区域。例如，该第一抗穿通掺杂的掺杂深度的范围可以为至

在步骤s1503，在执行第一抗穿通掺杂之后，去除第二半导体鳍片的一部分以形成凹陷。在一个实施例中，该凹陷的深度大于第一抗穿通掺杂的掺杂深度。例如，该凹陷的深度范围可以为至

在一个实施例中，该步骤s1503可以包括：在形成第一抗穿通区域之后的半导体结构上形成图案化的掩模覆盖层，其中该掩模覆盖层覆盖第一半导体鳍片并露出第二半导体鳍片；以及以该掩模覆盖层作为掩模，刻蚀第二半导体鳍片以去除第二半导体鳍片的一部分，从而形成凹陷。

这里，该步骤s1502和该步骤s1503分别与图2中的步骤s202和步骤s203相同或相似，而且前面已经结合图8至图10详细描述，因此这里不再赘述。

在步骤s1504，执行第二抗穿通掺杂以在第二半导体鳍片的剩余部分中形成第二抗穿通区域。

图16是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中在步骤s1504的结构的横截面图。如图16所示，以掩模覆盖层60作为掩模，例如通过第二抗穿通注入工艺执行第二抗穿通掺杂以在该第二半导体鳍片32的剩余部分中形成第二抗穿通区域52。

回到图15，在步骤s1505，在凹陷中且在第二半导体鳍片的剩余部分上外延形成沟道层。

图17是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中在步骤s1505的结构的横截面图。如图17所示，在凹陷61中且在第二半导体鳍片32的剩余部分上外延形成沟道层72。例如，该沟道层的材料可以包括：硅锗(sige)、碳化硅(sic)或iii-v族化合物等。

接下来，如图18所示，在形成沟道层之后，所述制造方法还可以包括：去除掩模覆盖层60。

至此，提供了根据本发明另一个实施例的半导体装置的制造方法。在该制造方法中，在对第一半导体鳍片执行第一抗穿通掺杂后，去除第二半导体鳍片的一部分以形成凹陷；然后在第二半导体鳍片的剩余部分中形成第二抗穿通区域，以及在凹陷中且在第二半导体鳍片的剩余部分上外延形成沟道层。本发明的实施例可以降低由于扩散可能造成的第一抗穿通掺杂的掺杂物对第二半导体鳍片掺杂的可能性，例如可以降低p型掺杂物对用于形成pmos器件的第二半导体鳍片掺杂的可能性，从而可以提高器件性能。

在一个实施例中，在形成第二抗穿通区域之后以及在形成沟道层之前，所述制造方法还可以包括：对形成第二抗穿通区域之后的半导体结构执行退火处理。该退火处理可以修复第二半导体层的剩余部分表层的晶格损伤，有利于后续沟道层的外延生长，并可以激活抗穿通区域内的掺杂物。

在一个实施例中，如图19所示，所述制造方法还可以包括：对沟槽绝缘物层41进行刻蚀以露出第一半导体鳍片31的部分和沟道层72的部分。

由上述制造方法，可以形成根据本发明另一个实施例的半导体装置。例如，如图19所示，该半导体装置可以包括：半导体衬底30和在该半导体衬底30上的多个半导体鳍片。该多个半导体鳍片可以包括：间隔开的第一半导体鳍片31和第二半导体鳍片32。例如，该第一半导体鳍片31可以用于形成nmos器件，该第二半导体鳍片32可以用于形成pmos器件。该第二半导体鳍片32的上表面可以低于该第一半导体鳍片31的上表面。在该第一半导体鳍片31中形成有第一抗穿通区域51，在第二半导体鳍片32中形成有第二抗穿通区域52。如图19所示，该半导体装置还可以包括：在每个半导体鳍片周围的沟槽33和部分地填充该沟槽的沟槽绝缘物层41。该半导体装置还可以包括：在第二半导体鳍片32上的沟道层72。

在一个实施例中，如图19所示，该沟道层72的高度大于第一抗穿通区域51的深度。例如，如图19所示，该沟道层72的高度范围可以为至例如，该第一抗穿通区域51的深度范围可以为至

在上述实施例中，提供了另一个实施例的半导体装置，由于在该半导体装置的制造过程中去除了第二半导体鳍片中的可能被第一抗穿通掺杂的掺杂物所掺杂的部分，因此该半导体装置的性能比较好。

至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。