本发明的实施例涉及FET和形成FET的方法。
背景技术：
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。典型的FinFET制造为具有通过例如蚀刻掉衬底的硅层的部分形成的从衬底延伸的薄垂直“鳍”(或鳍结构)。在这种垂直鳍中形成FinFET的沟道。在鳍上方提供栅极(例如，包裹)。在沟道的两侧上具有栅极允许栅极从两侧控制沟道。然而，在半导体制造中的这种部件和工艺的实现存在挑战。
技术实现要素：
本发明的实施例提供了一种形成晶体管的方法，包括：形成衬底的凸起部分；在所述衬底的凸起部分上形成鳍；围绕所述鳍形成隔离区域，所述隔离区域的第一部分位于邻近的所述鳍之间的所述衬底的凸起部分的顶面上；在所述鳍上方形成栅极结构；以及在所述栅极结构的相对侧上形成源极/漏极区域，其中，形成所述源极/漏极区域包括：在邻近所述栅极结构的所述鳍上外延生长第一外延层；回蚀刻所述第一外延层；在蚀刻的第一外延层上外延生长第二外延层；和回蚀刻所述第二外延层，蚀刻的第二外延层具有非小平面式顶面，所述蚀刻的第一外延层和所述蚀刻的第二外延层形成所述源极/漏极区域。
本发明的另一实施例提供了一种形成晶体管的方法，包括：在衬底上方形成第一鳍；围绕所述第一鳍形成隔离区域；在所述第一鳍上方形成第一栅极结构；使所述第一栅极结构的外部的所述第一鳍凹进至具有位于所述隔离区域的顶面之下的顶面；以及从所述第一栅极结构的外部的凹进的第一鳍形成第一源极/漏极区域，其中，形成所述第一源极/漏极区域包括：从邻近所述第一栅极结构的所述凹进的第一鳍外延生长第一外延层；用第一回蚀刻工艺回蚀刻所述第一外延层，所述第一回蚀刻工艺包括SiH4和HCl；在蚀刻的第一外延层上外延生长第二外延层；和用第二回蚀刻工艺回蚀刻所述第二外延层，所述第二回蚀刻工艺包括SiH4和HCl，所述蚀刻的第一外延层和蚀刻的第二外延层形成所述第一源极/漏极区域。
本发明的又一实施例提供了一种晶体管结构，包括：衬底的凸起部分；第一鳍，位于所述衬底的凸起部分上方；第二鳍，位于所述衬底上方，所述第二鳍邻近所述第一鳍；隔离区域，围绕所述第一鳍和所述第二鳍；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面上方；源极/漏极区域，位于邻近所述栅极结构的所述第一鳍和所述第二鳍上，所述源极/漏极区域具有非小平面式顶面；以及气隙，将所述源极/漏极区域与所述衬底的凸起部分的顶面分隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是三维视图中的鳍式场效应晶体管(FinFET)的实例。
图2至图6、图7A至图7C、图8A至图8C以及图9至图15是根据一些实施例的FinFET的制造中的中间阶段的三维视图和截面图。
图16是根据一些实施例的FinFET的制造中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。在使用先栅极工艺形成的FinFET的上下文中讨论本文讨论的一些实施例。在其它实施例中，可以使用后栅极工艺(有时称为置换栅极工艺)。讨论了实施例的一些变化。本领域普通技术人员将容易理解，可以作出的其它修改均考虑在其它实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其它方法的实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
在具体地描述所示出的实施例之前，通常描述本发明公开的实施例的特定优势特征和方面。一般地说，本发明是半导体器件及其形成方法以提供工艺流程以实现用于FinFET中的外延源极/漏极的非小平面式顶面(non-faceted top surface)以用于器件增强。此外，这种非小平面式顶面外延源极/漏极用外延源极/漏极材料填充鳍的顶部附近的鳍内区，这增加了接触件接合区并且可以减小至源极/漏极区域的接触电阻。
该工艺流程包括第一沉积工艺、随后的第一回蚀刻工艺、随后的第二沉积工艺和第二回蚀刻工艺。沉积工艺的每个均可以包括用于生长例如硅磷(SiP)源极/漏极区域的硅烷(SiH4)和三氢化磷(PH3)前体。回蚀刻工艺的每个均可以在高温和低压环境中实施并且可以包括用作前体的SiH4和盐酸(HCl)。在一些实施例中，回蚀刻工艺不包括用作前体的SiH4。用于回蚀刻工艺的高温可以在从约650℃至约800℃的范围内。用于回蚀刻工艺的低压可以在从1托至约50托的范围内。通过使回蚀刻工艺的环境具有高温和低压，源极/漏极的形状可以控制为不具有小平面式顶面，因为SiH4将钝化顶面(100取向)，而HCl将以从约1至约20倍(诸如约4倍)的源极/漏极区域的顶面的速率蚀刻源极/漏极区域的侧面(110取向)。小平面是不平行并且不垂直于衬底的顶面的表面。在一些实施例中，公开的工艺流程可以用于静态随机存取存储器(SRAM)器件的形成。
图1示出了三维视图中的FinFET 30的实例。FinFET 30包括衬底32上的鳍36。衬底32包括隔离区域34，并且鳍36突出在相邻的隔离区34之上并从相邻的隔离区34之间突出。栅极电介质38沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区域42和44相对于栅极电介质38和栅电极40设置在鳍36的相对侧中。图1进一步示出了用于之后的附图的参考截面。截面B-B横跨FinFET 30的沟道、栅极电介质38和栅电极40。界面C-C平行于截面B-B并且横跨源极/漏极区域42。为了清楚起见，随后的附图参考这些参考截面。
图2至图15是根据一些实施例的FinFET的制造中的中间阶段的三维视图和截面图。图2至图15示出了与图1中的FinFET 30类似的FinFET，除了冠状结构上的多个鳍之外。图2至图6示出了截面B-B。在图7A至图8C中，以符号“A”结尾的图是三维视图；以符号“B”结尾的图示出截面B-B；以及以符号“C”结尾的图示出截面C-C。图9至图15示出了截面C-C。
图2示出了衬底50。衬底50可以是诸如掺杂(例如，使用p型或n型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等的半导体衬底。衬底50可以晶圆，诸如硅晶圆。通常，SOI衬底包括在绝缘层上形成的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。通常在硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50可以包括集成电路器件(未示出)。本领域的普通技术人员将意识到，可以在衬底50中和/或上形成诸如晶体管、二极管、电容器、电阻器等或它们的组合的各种集成电路器件以产生用于FinFET的设计的结构和功能需求。可以使用任何合适的方法形成集成电路器件。
图2进一步示出了衬底上方的掩模层52的形成以及使用掩模层52的衬底50的图案化以形成衬底50的图案化部分54。在一些实施例中，掩模层52是硬掩模并且在下文中可以称为硬掩模52。硬掩模52可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成。
在一些实施例中，可以通过蚀刻位于图案化掩模层52的外部的衬底50来形成衬底50的图案化部分54。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。该蚀刻可以是各向异性的。
图3示出了冠状结构58和位于冠状结构58上方的半导体带60的形成。可以在衬底50的图案化部分54上方形成并且图案化掩模层56。在一些实施例中，掩模层56是硬掩模并且在下文中可以称为硬掩模56。硬掩模56可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成。
在一些实施例中，可以通过在硬掩模56和衬底50的图案化部分54中蚀刻沟槽来形成冠状结构58和半导体带60。半导体带60也可以称为半导体鳍60。该蚀刻可以是任何可接受的蚀刻工艺，诸如RIE、NBE等或它们的组合。该蚀刻可以是各向异性的。
图4示出了相邻的半导体带60之间的绝缘材料的形成以形成隔离区域62。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。此外，在图4中，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料(以及硬掩模56(如果存在))并且形成在工艺变化范围内共面的隔离区域62的顶面和半导体带60的顶面。
图5示出了隔离区域62的凹进，诸如以形成浅沟槽隔离(STI)区域。使隔离区域62凹进从而使得半导体带60的上部从相邻的隔离区域62之间突出并且形成半导体鳍64。如图所示，隔离区域62的一些部分保留在邻近的半导体鳍64之间的冠状结构58的顶部上。此外，隔离区域62的顶面可以具有如图所示的平坦的表面、凸面、凹面(例如凹陷)或它们的组合。隔离区域62的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺(诸如对隔离区域62的材料具有选择性的蚀刻工艺)使隔离区域62凹进。例如，可使用采用蚀刻或应用材料公司SICONI工具或稀释的氢氟(dHF)酸的化学氧化物去除。
可以通过任何合适的方法图案化鳍。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍。通常，双重图案化或多重图案化工艺将光刻和自对准工艺结合，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后剩余的间隔件可以用于图案化鳍。
图6示出了位于半导体鳍64上方的栅极结构的形成。在半导体鳍64和隔离区域62上形成介电层(未示出)。介电层可以是例如氧化硅、氮化硅、它们的多层等，并且可以根据可接受的技术沉积或热生长。在一些实施例中，介电层可以是高k介电材料，并且在这些实施例中，介电层可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐、它们的多层以及它们的组合。介电层的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)等。
在介电层上方形成栅极层(未示出)，并且在栅极层上方形成掩模层(未示出)。栅极层可以沉积在介电层上方并且之后诸如通过CMP平坦化。掩模层可以沉积在栅极层上方。栅极层可以由例如多晶硅形成，但是也可以使用其它材料。在一些实施例中，栅极层可以包括诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层的含金属材料。掩模层可以由例如氮化硅等形成。
在形成层之后，可以使用可接受的光刻和蚀刻技术图案化掩模层以形成掩模70。之后，掩模70的图案可以通过可接受的蚀刻技术转移至栅极层和介电层以形成栅极68和栅极电介质66。栅极68和栅极电介质66覆盖半导体鳍64的相应的沟道区域。在工艺变化和对准范围内，栅极68也可以具有垂直于相应的半导体鳍64的纵向方向的纵向方向。
图7A、图7B和图7C示出了位于隔离区域62、半导体鳍64、栅极68和掩模70的暴露的表面上的栅极密封间隔件72的形成。热氧化或沉积工艺可以形成栅极密封间隔件72。在一些实施例中，栅极密封间隔件72可以由诸如氮化硅的氮化物、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成。栅极密封间隔件72的形成之后可以是诸如干蚀刻工艺的各向异性蚀刻工艺，以去除栅极结构的侧壁的外部的栅极密封间隔件72的部分。在一些实施例中，在蚀刻工艺之后，栅极密封间隔件72的一些部分保留在邻近的半导体鳍64之间的隔离区域62上。
图8A、图8B和图8C示出了位于栅极结构的外部的半导体鳍64的去除。栅极结构可以用作半导体鳍64的去除期间的掩模并且从而使得在半导体鳍64和/或隔离区域62中形成凹槽76。如图所示，在半导体鳍64的去除之后，隔离区域62的至少部分保留在邻近的半导体鳍64之间的冠状结构58的顶面上。
可以通过使用可接受的蚀刻工艺形成凹槽76，诸如RIE、NBE、四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、能够在硅和隔离区域62和/或栅极密封间隔件72的材料之间具有良好蚀刻选择性地蚀刻硅的湿蚀刻剂等或它们的组合。该蚀刻可以是各向异性的。在一些实施例中，冠状结构58的顶面暴露为凹槽76的底面的至少部分。在一些实施例中，栅极密封间隔件72的部分保留在邻近的半导体鳍64之间的隔离区域62上(未在图中示出)。
图9至图13示出了源极/漏极区域的形成。在一些实施例中，源极/漏极区域包括多个不同的沉积和回蚀刻工艺。如图9示出的，实施第一沉积工艺以通过在凹槽76中外延生长材料而在凹槽76中形成外延层80，诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延地生长(SEG)等或它们的组合。如图9示出的，由于邻近的半导体鳍64之间的隔离区域62的阻挡，外延层80首先在凹槽76中垂直生长，在此期间外延层不会水平生长。在完全地填充凹槽76之后，垂直和的水平生长外延层80以形成小平面。栅极下方的沟道区域中的鳍64(例如，未在形成凹槽76的先前的蚀刻步骤中凹进的)的位置示出为用于参考。
在产生的FinFET是n型FinFET的一些示例性实施例中，第一外延层80包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等。在产生的FinFET是p型FinFET的一些可选示例性实施例中，第一外延层80包括SiGe以及诸如硼或铟的p型杂质。
可以用掺杂剂注入第一外延层80，随后退火。注入工艺可以包括形成和图案化诸如光刻胶的掩模以覆盖FinFET的区域(保护其免受注入工艺的影响)。第一外延层80可以具有在从约3e21cm-3至约4.2e21cm-3的范围内的杂质浓度。在一些实施例中，可以在生长期间原位掺杂第一外延层80。
如图9示出的，邻近半导体鳍的第一外延层80合并以形成连续的外延层80。由于冠状结构58上的隔离区域62的阻挡，在第一外延层80的下部和冠状结构58上的隔离区域62的顶面之间形成气隙82。在第一沉积工艺之后，第一外延层80具有各种晶向的表面。例如，第一外延层80的顶面的第一部分80A具有(100)晶向。这些第一部分80A位于顶面的第二部分80B(具有(111)晶向的小平面)之间。源极/漏极区域80的顶面的小平面式第二部分80B在邻近的鳍64之间(鳍内区域)形成，从而使得鳍内区域中源极/漏极区域80的顶面位于鳍64的顶面之下。第一外延层80也具有第三部分80C，该第三部分80C位于第一外延层80的侧面上并且具有(110)晶向。
在图10中，对第一外延层80实施第一回蚀刻工艺84。第一回蚀刻工艺84可以包括多种气体/前体。在一些实施例中，第一回蚀刻工艺84包括两种前体，SiH4和HCl。在实施例中，SiH4前体的量占两种前体的百分比在从约5％至约20％的范围内。在实施例中，HCl前体的量占两种前体的百分比在从约10％至约45％的范围内。在这些实施例中，SiH4(在图10中示出为1st前体)覆盖并且钝化第一外延层80的顶面的第一部分80A(为(100)晶向)。同样，在这些实施例中，HCl(在图10中示出为2nd前体)攻击和蚀刻第二部分80B和第三部分80C。
在高温和低压环境中实施第一回蚀刻工艺84。用于第一回蚀刻工艺84的高温可以在从约650℃至约800℃的范围内。用于第一回蚀刻工艺84的低压可以在从约1托至约50托的范围内。在一些实施例中，第一回蚀刻工艺可以包括用作载气的H2并且可以具有在从约50秒至约700秒的范围内的蚀刻时间。通过使用于回蚀刻工艺的环境具有高温和低压，第一外延层80的形状可以控制为具有非小平面式顶面，因为SiH4将钝化和保护顶面(100取向)，而与第一外延层80的顶面(80A)(100取向)相比，HCl前体将更快地攻击和蚀刻侧面(80C)(110取向)和小平面式顶面(80B)(111取向)。例如，HCl将以约1至约20倍(诸如约4倍)的第一外延层80的顶面的速率蚀刻第一外延层80的侧面(110取向)。虽然以上使用HCl作为蚀刻剂，但是诸如GeH4和/或Cl2的其它蚀刻剂也可以用于受控蚀刻工艺以实现第一外延层的非小平面式顶面。在一些实施例中，非小平面式顶面基本是水平的。
图11示出了实施第一回蚀刻工艺84之后的第一外延层80’。第一外延层80’的回蚀刻的顶面80A’为(100)晶向。在一些实施例中，回蚀刻的第一外延层80’的鳍内厚度可以具有约10nm的厚度T1。在一些实施例中，第一回蚀刻工艺84去除顶面的小平面式部分80B以留下低于鳍64的顶面的鳍和鳍内区中的顶面80A’。
图12示出了在回蚀刻的第一外延层80’上形成第二外延层86的第二沉积工艺。实施第二沉积工艺(诸如MOCVD、MBE、LPE、VPE、SEG等或它们的组合)以通过外延生长材料在回蚀刻的第一外延层80’上形成具有顶面86A和侧面86C的外延层86。如图12示出的，第二外延层86垂直和水平生长以形成侧面86C上的小平面以及横跨高于鳍64的整个鳍内区的源极/漏极区域的顶面86A，从而使得第二外延层86填充邻近的鳍之间的鳍内区。侧面86C包括位于不同平面上的小平面86C1和86C2。小平面86C1从顶面86A向下延伸并且与小平面86C2接触，其中，两个小平面不平行并且不垂直于衬底50的主表面。
在产生的FinFET是n型FinFET的一些示例性实施例中，第二外延层86包括SiC、SiP、SiCP等。在产生的FinFET是p型FinFET的一些可选示例性实施例中，第二外延层86包括SiGe以及诸如硼或铟的p型杂质。
可以用掺杂剂注入第二外延层86，随后退火。注入工艺可以包括形成和图案化诸如光刻胶的掩模以覆盖FinFET的区域(保护其免受注入工艺的影响)。第二外延层86可以具有在从约3e21cm-3至约4.2e21cm-3的范围内的杂质浓度。在一些实施例中，可以在生长期间原位掺杂第二外延层86。
图13示出了第二回蚀刻工艺之后的第二外延层86’，其中，回蚀刻的外延层86’和80’形成源极/漏极区域86’/80’。第二回蚀刻工艺与以上描述的第一回蚀刻工艺类似并且使第二外延层86’能够具有高于鳍和鳍内区中的鳍64的顶面86A’，从而使得第二外延层86填充邻近的鳍64之间的鳍内区。具体地，回蚀刻的第二外延层86’的顶面86A’可以高于横跨整个鳍内区的鳍64。第二回蚀刻工艺可以包括多种气体/前体。在一些实施例中，第二回蚀刻工艺包括两种前体，SiH4和HCl。此外，在第二回蚀刻工艺之后，回蚀刻的第二外延层86’可以具有位于侧面上的侧小平面86C3’，这是由于与第二外延层86的顶面86A’(100取向)的蚀刻速率相比，用于侧的表面(110取向)的蚀刻速率更快。小平面86C3’位于小平面86C1’和86C2’之间。在一些实施例中，小平面86C3’基本垂直于衬底的主表面。如以上对于第一回蚀刻工艺所讨论的，SiH4前体将钝化和保护顶面86A(100取向)，而HCl前体将攻击和蚀刻侧面(86C)(110取向)。在一些实施例中，结合的回蚀刻第一外延层和第二外延层80’/86’的鳍内厚度可以具有大于约10nm的厚度T2。在一些实施例中，厚度T2可以是厚度T1的两倍，诸如大于约20nm。
在高温和低压环境中实施第二回蚀刻工艺。用于第二回蚀刻工艺的高温可以在从约650℃至约800℃的范围内。用于第二回蚀刻工艺的低压可以在从约1托至约50托的范围内。在一些实施例中，第二回蚀刻工艺可以包括用作载气的H2并且可以具有在从约50秒至约700秒的范围内的蚀刻时间。通过使用于回蚀刻工艺的环境具有高温和低压，源极/漏极区域86’/80’的形状可以控制为具有非小平面式顶面86A’，从而使得外延源极/漏极材料填充鳍内区。虽然源极/漏极区域86’/80’的顶面是非小平面的，但是下表面(例如，暴露于气隙82的表面)是小平面式表面。
在源极/漏极区域86’/80’的形成之后，可以在源极/漏极区域86’/80’上形成覆盖层(未示出)。覆盖层可以被认为是源极/漏极区域86’/80’的一部分。在一些实施例中，在源极/漏极区域86’/80’上外延生长覆盖层。覆盖层有助于保护源极/漏极区域86’/80’在随后的工艺期间(例如，蚀刻工艺、温度工艺等)免受掺杂剂损失。
外延源极/漏极区域86’/80’可以延伸至冠状结构58内。延伸至冠状结构58内的源极/漏极区域86’/80’的这部分可以称为缓冲层(未示出)，因为它可以缓冲位于其之上的更高掺杂浓度的源极/漏极区域86’/80’和位于其之下的冠状结构58之间的应力差。缓冲层可以被认为是源极/漏极区域86’/80’的一部分。缓冲层和源极/漏极区域86’/80’的剩余部分(即，不被认为是缓冲层的一部分的源极/漏极区域86’/80’的部分，例如，位于冠状结构58的顶面之上的源极/漏极区域86’/80’的部分)的掺杂浓度可以是不同的。例如，缓冲层可以具有比源极/漏极区域86’/80’的剩余部分更低的磷浓度。源极/漏极区域86’/80’的剩余部分的更高的浓度允许源极/漏极区域86’/80’对FinFET的沟道区域施加更大的应力。源极/漏极区域86’/80’的高掺杂浓度部分可以称为应力源层86’/80’。此外，覆盖层和应力源层86’/80’的掺杂浓度可以是不同的。
在一些实施例中，可以在单个或连续的外延工艺中形成缓冲层和第一外延层80。在其它实施例中，可以在单独的工艺中形成这些结构。在用单个、连续的工艺的实施例中，可以改变外延工艺的工艺参数(例如，工艺气体流量、温度、压力等)以用不同的材料组分形成这些结构。例如，在外延期间，前体的流量可以在缓冲层的形成期间处于第一水平并且当过渡至第一外延层80的形成时，可以增加至第二水平。
可以实施FinFET器件的随后的处理，诸如一个或多个层间电介质的形成和接触件的形成。以下将参照图14和图15讨论这些工艺。
在图14中，在图13示出的结构上方沉积层间电介质(ILD)90。ILD 90由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成并且可以通过诸如CVD、PECVD或FCVD的任何合适的方法沉积。
在图15中，穿过ILD 90形成接触件92。用于接触件92的开口形成为穿过ILD 90以暴露源极/漏极结构的部分。可以使用可接受的光刻和蚀刻技术形成开口。在一些实施例中，在开口的形成期间去除覆盖层(如果存在)和/或回蚀刻的第二外延层86’的至少部分。在一些实施例中，用于接触开口的蚀刻工艺可以使暴露的部分源极/漏极结构(包括覆盖层，如果存在)凹进约2nm。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。该衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 90的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成接触件92。可以实施退火工艺以在源极/漏极区域86’/80’(如果存在，则是覆盖层)和接触件92之间的界面处形成硅化物。在一些实施例中，在以上讨论的暴露的源极/漏极结构的凹进的部分中形成硅化物。接触件92物理和电连接至源极/漏极区域86’/80’(如果存在，则是覆盖层)。
虽然没有明确示出，但是本领域普通技术人员将容易理解，可以对图15中的结构实施进一步的处理步骤。例如，可以在ILD 90上方形成各种金属间电介质(IMD)和它们相应的金属。此外，可以穿过上面的介电层形成至栅极68的接触件。
此外，在一些实施例中，可以使用后栅极工艺(有时称为置换栅极工艺)。在那些实施例中，栅极68和栅极电介质66可以被视为伪结构并且将被去除并且在随后的工艺期间用有源栅极和有源栅极电介质替换。
虽然图2至图15中的实施例示出了用于每个FinFET的三个鳍，但是其它实施例涉及用于每个FinFET的更多或更少的鳍。此外，虽然图2至图15中的实施例示出了冠状结构，但是其它结构(诸如没有冠状结构的FinFET)也可以利用本发明的特征。
图16是根据示例性实施例的FinFET的制造中的中间阶段的截面图。图16示出了图1的截面C-C。该实施例与以上在图2至图15中描述的实施例类似，除了该实施例包括位于冠状结构58上的两个鳍之外。关于该实施例的与先前描述的实施例的那些类似的细节将不在此处重复。
在一些实施例中，图16中的结构可以用于SRAM器件中的n型金属氧化物半导体(NMOS)晶体管。例如，图16中的器件可以用作SRAM器件中的下拉晶体管。在该实施例中，源极/漏极区域80可以包括SiC、SiP、SiCP等。与先前实施例类似，隔离区域62的一些部分保留在回蚀刻半导体鳍64时形成的凹槽的开口附近。这种剩余的隔离区域62有助于在邻近的半导体鳍64之间形成气隙82。同样，与先前实施例类似，通过使用于回蚀刻工艺的环境具有高温和低压，源极/漏极区域86’/80’的形状可以控制为具有非小平面式顶面86A’，从而使得外延源极/漏极材料填充鳍内区。
虽然未示出，但是该实施例也可以包括位于邻近的鳍之间的隔离区域62的剩余部分上的栅极密封间隔件72的剩余部分。
实施例可以实现优势。例如，本发明是半导体器件及其形成方法以提供实现FinFET中的非小平面式外延源极/漏极的工艺流程以用于器件增强。此外，这种非小平面式外延源极/漏极增加了接触件接合区，这可以减小至源极/漏极区域的接触电阻。
该工艺流程包括第一沉积工艺、随后的第一回蚀刻工艺、随后的第二沉积工艺和第二回蚀刻工艺。沉积工艺的每个均可以包括用于生长例如硅磷(SiP)源极/漏极区域的硅烷(SiH4)(用作前体)。回蚀刻工艺的每个均可以在高温和低压环境中实施并且可以包括用作前体的SiH4和用作前体的盐酸(HCl)。在一些实施例中，回蚀刻工艺不包括用作前体的SiH4。用于回蚀刻工艺的高温可以在从约650℃至约800℃的范围内。用于回蚀刻工艺的低压可以在从1托至约50托的范围内。通过使回蚀刻工艺的环境具有高温和低压，源极/漏极的形状可以控制为具有非小平面式顶面，因为SiH4将钝化顶面(100取向)，而HCl将以从约1至约20倍(诸如约4倍)的源极/漏极区域的顶面的速率蚀刻源极/漏极区域的侧面(110取向)。在一些实施例中，公开的工艺流程可以用于静态随机存取存储器(SRAM)器件的形成。
实施例是一种方法，包括：形成衬底的凸起部分；在衬底的凸起部分上形成鳍；围绕鳍形成隔离区域，隔离区域的第一部分位于邻近的鳍之间的衬底的凸起部分的顶面上；在鳍上方形成栅极结构；并且在栅极结构的相对侧上形成源极/漏极区域，其中，形成源极/漏极区域包括：在邻近栅极结构的鳍上外延生长第一外延层；回蚀刻第一外延层；在蚀刻的第一外延层上外延生长第二外延层；以及回蚀刻第二外延层，蚀刻的第二外延层具有非小平面式顶面，蚀刻的第一外延层和蚀刻的第二外延层形成源极/漏极区域。在实施例中，该方法还包括将至少一个源极/漏极区域与隔离区域的第一部分分隔开的气隙。在实施例中，该方法还包括在栅极结构的侧壁上形成栅极密封间隔件，栅极密封间隔件的第一部分位于隔离区域的第一部分和气隙之间。在实施例中，形成源极/漏极区域还包括：使栅极结构的外部的鳍凹进至具有位于隔离区域的顶面之下的顶面；并且从栅极结构的相对侧上的凹进的鳍外延生长第一外延层。在实施例中，第一外延层和第二外延层均包括硅磷(SiP)。在实施例中，在具有第一温度和第一压力的环境中实施回蚀刻第一外延层和回蚀刻第二外延层，第一温度在从650℃至800℃的范围内并且第一压力在从1托至50托的范围内。在实施例中，回蚀刻第一外延层和回蚀刻第二外延层包括用盐酸蚀刻第一外延层和第二外延层。在实施例中，在邻近栅极结构的鳍上外延生长第一外延层之后并且在回蚀刻第一外延层之前，第一外延层的顶面具有第一小平面，其中，回蚀刻第一外延层去除第一小平面。在实施例中，第一小平面具有(111)晶向。在实施例中，在回蚀刻第一外延层之后，蚀刻的第一外延层的顶面低于鳍区中以及邻近的鳍之间的区中的鳍的顶面。在实施例中，在回蚀刻第二外延层之后，蚀刻的第二外延层的非小平面式顶面高于鳍区中以及邻近的鳍之间的区中的鳍的顶面。
另一实施例是一种方法，包括：在衬底上方形成第一鳍；围绕第一鳍形成隔离区域；在第一鳍上方形成第一栅极结构；使第一栅极结构的外部的第一鳍凹进至具有位于隔离区域的顶面之下的顶面；并且从第一栅极结构的外部的凹进的第一鳍形成第一源极/漏极区域，其中，形成第一源极/漏极区域包括：从邻近第一栅极结构的凹进的第一鳍外延生长第一外延层；用第一回蚀刻工艺回蚀刻第一外延层，第一回蚀刻工艺包括SiH4和HCl；在蚀刻的第一外延层上外延生长第二外延层；并且用第二回蚀刻工艺回蚀刻第二外延层，第二回蚀刻工艺包括SiH4和HCl，蚀刻的第一外延层和蚀刻的第二外延层形成第一源极/漏极区域。在实施例中，该方法还包括在第一栅极结构的侧壁上形成栅极密封间隔件，栅极密封间隔件的第一部分位于隔离区域上，栅极密封间隔件的第一部分具有位于凹进的第一鳍的顶面之上的顶面。在实施例中，该方法还包括在衬底上方形成第二鳍，第二鳍邻近第一鳍，隔离区域围绕第二鳍，第一栅极结构位于第二鳍上方；使第一栅极结构的外部的第二鳍凹进至具有位于隔离区域的顶面之下的顶面；并且从第一栅极结构的外部的凹进的第二鳍外延生长第二源极/漏极区域，第一源极/漏极区域和第二源极/漏极区域合并在一起以形成连续的源极/漏极区域，在隔离区域的顶面和连续的源极/漏极区域之间形成气隙。在实施例中，该方法还包括在第一栅极结构的侧壁上形成栅极密封间隔件，栅极密封间隔件的第一部分位于隔离区域上，栅极密封间隔件的第一部分位于气隙和隔离区域之间。在实施例中，第一外延层和第二外延层均包括硅磷(SiP)。
另一实施例是一种结构，包括：衬底的凸起部分；位于衬底的凸起部分上方的第一鳍；位于衬底上方的第二鳍，第二鳍邻近第一鳍；围绕第一鳍和第二鳍的隔离区域；沿着第一鳍和第二鳍的侧壁并且位于第一鳍和第二鳍的上表面上方的栅极结构；位于邻近栅极结构的第一鳍和第二鳍上的源极/漏极区域，源极/漏极区域具有非小平面式顶面；以及将源极/漏极区域与衬底的凸起部分的顶面分隔开的气隙。在实施例中，源极/漏极区域的非小平面式顶面高于第一鳍和第二鳍之间的区中的第一鳍和第二鳍的顶面。在实施例中，源极/漏极区域包括硅磷(SiP)。在实施例中，该结构还包括位于气隙和衬底的凸起部分的顶面之间的隔离区域的第一部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。