功率半导体芯片及其形成方法与流程

本发明涉及半导体技术领域，尤其涉及一种功率半导体芯片及其形成方法。

背景技术：

功率半导体器件可以分为不可控器件、半控型器件以及全控型器件。其中，不可控器件包括各类二极管，半控型器件包括可控硅整流器(scr)等，全控型器件包括功率金属氧化物场效应晶体管、绝缘栅双极型晶体管(igbt)、双极结型晶体管(bjt)等。

全控型功率器件一般工作在开关状态，导通后处于欧姆区，其压降或导通电阻极低；而关断后则处于截止区，只有极少的漏电，因而作为开关应用时，功率器件上产生的损耗很小，器件能够在工作过程中保持较高的可靠性。

然而，在某些应用领域，例如固态继电器、电子负载等器件，需要功率分立器件工作于饱和区，并维持特性的时间，这时，器件上将产生非常大的损耗。常规的功率器件此时工作的可靠性急剧降低。

因此需要针对这上述需要功率器件工作于饱和区的应用领域，设计一种特殊的全控型功率分立器件，以提高功率分立器件工作在饱和区时的可靠性。

技术实现要素：

本发明所要解决的技术问题是，提供一种功率半导体芯片及其形成方法，提高所述功率半导体芯片的可靠性。

为了解决上述问题，本发明提供了一种功率半导体芯片，包括：环形的结终端区域，位于所述功率半导体芯片边缘；由所述结终端区域包围的元胞区域，所述元胞区域内形成有元胞阵列，所述元胞为功率晶体管；所述元胞区域包括两个以上子区域，其中一个子区域为中心子区域，位于元胞区域中心处，其它子区域为环形，依次环绕于所述中心子区域设置；同一子区域内的元胞沟道长度相同，且中心子区域内的元胞沟道长度小于其他子区域内的元胞沟道长度。

可选的，自中心子区域向外，不同子区域内的元胞沟道长度依次递增。

可选的，所述元胞区域包括第一子区域，围绕所述第一子区域的第二子区域，围绕所述第二子区域的第三子区域以及围绕所述第三子区域的第四子区域；元胞沟道长度自所述第一子区域至第四子区域依次递增。

可选的，所述第一子区域内的元胞沟道长度为0.8μm～1.2μm；所述第二子区域内的元胞沟道长度为0.9μm～1.3μm；所述第三子区域内的元胞沟道长度为1.05μm～1.45μm；所述第四子区域内的元胞沟道长度为1.3μm～1.7μm。

可选的，所述功率半导体芯片为长条形。

可选的，所述功率晶体管为功率场效应晶体管或绝缘栅双极型晶体管。

可选的，所述元胞包括位于衬底内的体掺杂区，自中心子区域向外，不同子区域内的相邻体掺杂区之间的间距依次递减。

为解决上述问题，本发明还提供一种上述功率半导体芯片的形成方法，包括：提供衬底，所述衬底包括结终端区域和由所述结终端区域包围的元胞区域，所述元胞区域内用于形成元胞阵列，所述元胞区域包括两个以上子区域，其中一个子区域为中心子区域，位于元胞区域中心位置，其它子区域为环形，依次环绕于所述中心子区域设置；在所述元胞区域的各个子区域内形成元胞的体掺杂区；在所述元胞区域表面形成栅氧化层；在所述栅氧化层表面形成栅极，所述栅极位于相邻体掺杂区之间的衬底表面并覆盖部分体掺杂区，位于同一子区域的栅极覆盖的体掺杂区宽度相同，且中心子区域上栅极覆盖的体掺杂区宽度小于其他子区域上栅极覆盖的体掺杂区宽度；在所述栅极两侧的体掺杂区内形成源掺杂区，各个子区域内，所述源掺杂区被栅极覆盖的宽度相同。

可选的，在所述栅氧化层表面形成栅极步骤中，自中心子区域向外，不同子区域内的栅极覆盖的体掺杂区宽度依次递增。

可选的，所述元胞区域为长条形。

可选的，自中心子区域向外，不同子区域内的相邻体掺杂区之间的间距依次递减。

本发明的功率半导体芯片的元胞区域的中心子区域内的元胞沟道长度小于其他子区域内的元胞沟道长度，使得芯片工作过程中，芯片中心发热量下降，有利于提高芯片热量分布的均匀性，从而提高芯片的可靠性。

进一步，所述功率半导体芯片为长条形，元胞区域中心至结终端区域之间的最短散热通道更短，因此，更有利于提高形成的半导体功率芯片内部中心区域的散热效率，使得芯片在工作过程中，热量分布更加均匀，提高芯片的可靠性

本发明的功率半导体芯片的形成方法，在元胞区域内先形成体掺杂区，然后再形成栅极，这样可以通过调整元胞区域的各个子区域上的栅极的尺寸，灵活调整各个子区域上栅极覆盖不同的体掺杂区宽度，使得元胞区域中心子区域的栅极覆盖的体掺杂区宽度小于其他子区域的栅极覆盖的体掺杂区宽度，从而使得自中心子区域内形成的元胞的沟道宽度最小，进而减低功率半导体芯片在工作过程中，中心子区域内的元胞发热量，从而提高功率半导体芯片的热量分布均匀性，提高功率半导体芯片的可靠性。

进一步，本发明的功率半导体芯片形成方法中元胞区域为长条形，与相同有源区面积的正方形元胞区域相比，长条形的元胞区域中心至结终端区域之间的最短散热通道更短，因此，更有利于提高形成的半导体功率芯片内部中心区域的散热效率，使得芯片在工作过程中，热量分布更加均匀，提高芯片的可靠性。

附图说明

图1为本发明一具体实施方式的功率半导体芯片的整体俯视示意图；

图2为现有技术的功率半导体芯片的整体俯视示意图；

图3为本发明一具体实施方式的功率半导体芯片的整体俯视示意图；

图4至图12为本发明的具体实施方式的功率半导体芯片的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术的半导体器件在工作于饱和状态时，器件上将产生非常大的损耗，可靠性降低。发明人研究发现，功率半导体器件可靠性降低主要是由于在饱和状态时，器件芯片内部热量分布不均匀，芯片中心位置温度高于芯片边缘位置温度，这是由于芯片中心区域发热量大于边缘区域的发热量造成，导致中心区域的元胞容易受损，器件损耗增大，从而可靠性降低。

本发明通过降低芯片中心区域的元胞沟道长度，实现中心区域发热量下降，使得芯片内部发热均匀，从而提高功率半导体芯片的可靠性。

下面结合附图对本发明提供的功率半导体芯片及其形成方法的具体实施方式做详细说明。

请参考图1，为本发明一具体实施方式的功率半导体芯片的整体俯视示意图。

所述功率半导体芯片100包括：环形的结终端区域101，位于所述功率半导体芯片100边缘；由所述结终端区域101包围的元胞区域102，所述元胞区域内形成有元胞阵列(图中未示出)，所述元胞为功率场效应晶体管，例如功率场效应晶体管(powermosfet)或绝缘栅双极型晶体管(igbt)等；所述元胞区域102包括两个以上子区域，其中一个子区域为中心子区域，位于元胞区域中心处，其它子区域为环形，依次环绕于所述中心子区域设置；同一子区域内的元胞沟道长度相同，且中心子区域内的元胞沟道长度小于其他子区域内的元胞沟道长度。

在该具体实施方式中，所述元胞区域包括4个子区域，分别为位于元胞区域中心的第一子区域i，所述第一子区域i为中心子区域，环绕所述第一子区域i的第二子区域ii，环绕所述第二子区域ii的第三子区域iii，以及环绕所述第三子区域iii的第四子区域iv。自所述芯片中心，即元胞区域中心向外至结终端区域101的空间被分割为四个子区域。在该具体实施方式中，自中心向外垂直于结终端区域101的路径上，经过的各个子区域的宽度一致；在本发明的其他具体实施方式中，经过的各个子区域的宽度也可以不同。

在本发明的其他具体实施方式中，元胞区域中心向外至结终端区域101的空间可以被分割为两个以上区域，例如两个、三个或五个子区域等。

本发明的具体实施方式中，位于中心的中心子区域内的元胞沟道长度小于外围的其他子区域的元胞沟道长度，使得中心子区域的元胞的阈值电压和导通电阻比其他子区域内的元胞的低，从而降低中心子区域内的元胞的发热量，进而提高所述功率半导体芯片在饱和区工作时的热量分布均匀性，从而提高功率半导体芯片的可靠性。

为了进一步提高芯片热量分布的均匀性，可以使自中心子区域向外，不同子区域内的元胞沟道长度依次递增。在该具体实施方式中，元胞沟道长度自所述第一子区域i至第四子区域iv依次递增。在一个具体的实施方式中，所述第一子区域内的元胞沟道长度为0.8μm～1.2μm；所述第二子区域内的元胞沟道长度为0.9μm～1.3μm；所述第三子区域内的元胞沟道长度为1.05μm～1.45μm；所述第四子区域内的元胞沟道长度为1.3μm～1.7μm。较佳的，所述第一子区域i内的元胞沟道长度为1μm，第二子区域ii内的元胞沟道长度为1.1μm，所述第三子区域iii内的元胞沟道长度为1.25μm，所述第四子区域iv内的元胞沟道长度为1.5μm。

为了进一步提高芯片内靠近中心区域的元胞散热效率，所述功率半导体芯片设计为长条形，如图1所示，包括长边和短边，芯片中心至短边边缘的结终端区域的距离为l2，芯片中心至长边边缘的结终端区域的距离为l1，l1<l2。现有技术中，出于节省芯片面积的考虑，通常将功率半导体芯片都设计为正方形(请参考图2)，使得芯片中心与结终端区域之间的垂直距离为l3。当本发明的长条形芯片与现有技术的正方形芯片具有相同的元胞区域面积或有源区面积时，l1＜l3，而由于散热传递过程的散热效率由最短散热通道决定，因此本发明的具体实施方式中，长条形的功率半导体芯片的最短散热通道明显变短，有利于提高芯片内部中心区域的散热效率，从而可以进一步降低芯片在工作过程中，中心区域的热量，进而使得芯片热量分布均匀，提高芯片的可靠性。

所述元胞包括体掺杂区，在本发明的具体实施方式中，所述元胞区域内相邻体掺杂区之间的间距可以相等，或者自中心子区域向外，不同子区域内的相邻体掺杂区之间的间距逐渐减小，使得中心子区域内的元胞的导通电阻比其他子区域内的元胞导通电阻低，从而降低中心子区域内的元胞的发热量，进而提高所述功率半导体芯片在饱和区工作时的热量分布均匀性，从而提高功率半导体芯片的可靠性。

请参考图3，在本发明的具体实施方式中，所述元胞区域上方还形成有金属连接层，包括与所述元胞的栅极连接的栅极汇流条301，所述栅极汇流条301沿功率半导体芯片的长度方向设置；与所述栅极汇流条301连接的栅极压焊区302；与元胞的源极连接的源极压焊区303。所述栅极汇流条301还可以沿功率半导体芯片的宽度方向设置。

所述栅极汇流条301、栅极压焊区302以及源极压焊区303作为芯片表面连接元胞栅极和源极的电连接层。

本发明的具体实施方式所提供的功率半导体芯片的元胞区域的中心子区域内的元胞沟道长度小于其他子区域内的元胞沟道长度，使得芯片工作过程中，芯片中心发热量下降，有利于提高芯片热量分布的均匀性，从而提高芯片的可靠性。

本发明的具体实施方式还提供一种上述功率半导体芯片的形成方法。

图4至图12为本发明的具体实施方式的功率半导体芯片的形成过程的结构示意图。

请参考图4，提供一衬底400，所述衬底400包括结终端区域401和由所述结终端区域401包围的元胞区域402，所述元胞区域内用于形成元胞阵列，所述元胞区域包括两个以上子区域，其中一个子区域为中心子区域，位于元胞区域中心位置，其它子区域为环形，依次环绕于所述中心子区域设置。所述元胞为功率场效应晶体管。

所述衬底400可以为单晶硅及位于其表面的单层或多层掺杂外延层结构，也可以为单晶硅通过单次或多次离子注入产生的结构。具体的，该实施方式中，所述衬底400包括单晶硅层及其表面的n型掺杂的外延层。

该具体实施方式中，所述元胞区域402包括第一子区域402a，为中心子区域，位于元胞区域402中心位置；第二子区域402b，环绕所述第一子区域402a设置；第三子区域402c，环绕所述第二子区域402b设置；第四子区域402d，环绕所述第三子区域402c设置。自所述元胞区域402中心向外至结终端区域401的空间被分割为四个子区域。在该具体实施方式中，自元胞区域402中心向外垂直于结终端区域401的路径上，经过的各个子区域的宽度一致；在本发明的其他具体实施方式中，经过的各个子区域的宽度也可以不同。

在本发明的其他具体实施方式中，元胞区域402中心向外至结终端区域401的空间可以被分割为两个以上区域，例如两个、三个或五个子区域等。

在所述元胞区域402的各个子区域内形成元胞的体掺杂区。

为了进一步提高元胞区域的中心子区域的散热效率，该具体实施方式中，所述元胞区域402为长条形，与相同有源区面积的正方形元胞区域相比，长条形的元胞区域中心至结终端区域401之间的最短散热通道更短，因此，更有利于提高形成的半导体功率芯片内部中心区域的散热效率，使得芯片在工作过程中，热量分布更加均匀，提高芯片的可靠性。

请参考图5～图6为在所述衬底的元胞区域402内形成体掺杂区601的局部剖面示意图。

在所述元胞区域402表面形成薄氧层501之后，再在所述薄氧层501表面形成图形化的掩膜层502，所述掩膜层502可以为光刻胶、氮化硅或氮氧化硅层。所述掩膜层502具有开口暴露出部分薄氧层501表面。然后，以所述掩膜层502为掩膜，对所述元胞区域402进行离子注入，形成体掺杂层503。该具体实施方式中，对所述元胞区域402进行p型离子注入，例如b离子，以形成p型体掺杂层503。所述薄氧层501能够降低离子注入过程中，对所述元胞区域402表面的损伤。在所述元胞区域402内的各个子区域内，所述体掺杂层503的尺寸一致，位于不同子区域内的体掺杂层503的间距可以相同或者沿中心向外逐渐减小。在一个具体实施方式中，位于中心子区域内的体掺杂层503之间的间距大于外围其他子区域内的体掺杂层503之间的间距，使得最终中心子区域内的元胞的体掺杂区601之间的间距大于外围子区域内的体掺杂区601之间的间距，使得中心子区域内的元胞的导通电阻比其他子区域内的元胞导通电阻低，从而降低中心子区域内的元胞的发热量，进而提高所述功率半导体芯片在饱和区工作时的热量分布均匀性，从而提高功率半导体芯片的可靠性。

在该具体实施方式中，还包括在形成所述体掺杂层503之前或同时，在所述结终端区域内形成结终端掺杂区。

通过退火工艺，使得所述体掺杂层503内掺杂离子扩散，形成元胞的体掺杂区601，然后依次去除所述掩膜层502和所述薄氧层501。

请参考图7，在所述元胞区域402表面形成栅氧化层701。所述栅氧化层701的材料可以为氧化硅、氮化硅等介质材料。可以通过热氧化工艺或化学气相沉积工艺等形成所述栅氧化层701。

请参考图8和图9，在所述栅氧化层701表面形成栅极702，所述栅极702位于相邻体掺杂区601之间的衬底表面并覆盖部分体掺杂区，同一子区域内栅极702覆盖的体掺杂区601宽度相同，且中心子区域内栅极702覆盖的体掺杂区601宽度小于其他子区域内栅极702覆盖的体掺杂区601的宽度。在该具体实施方式中，仅以第一子区域402a和第二子区域402b上形成栅极702的剖面图作为示意。

所述栅极702的形成方法包括：在栅氧化层701表面形成栅极材料层之后，在所述栅极材料层表面形成图形化掩膜层，以所述图形化掩膜层为掩膜，刻蚀所述栅极材料层，形成栅极702，各个子区域上方的图形化掩膜层的图形尺寸可以不同，从而在各个子区域表面形成不同尺寸的栅极702，使得中心子区域上栅极702覆盖的体掺杂区601宽度小于其他子区域上栅极覆盖的体掺杂区601的宽度调整栅极702覆盖体掺杂区601的宽度。该具体实施方式中，所述栅极702的材料为多晶硅。

在该具体实施方式中，所述元胞区域中，自中心子区域向外，不同子区域内，栅极702覆盖的体掺杂区601宽度依次递增。具体的，图8为在元胞区域402的第一子区域402a上形成的栅极702之后的剖面示意图。所述第一子区域402a上形成的栅极702覆盖的体掺杂区601的宽度为d1。图9为在元胞区域402的第二子区域402b上形成的栅极702之后的剖面示意图。所述第二子区域402上形成的栅极702覆盖的体掺杂区601的宽度为d2，d1<d2。在该具体实施方式中，第三子区域402c上形成的栅极702覆盖的体掺杂区601的宽度为d3，第三子区域402d上形成的栅极702覆盖的体掺杂区601的宽度为d4，则d1<d2<d3<d4。

由于先在元胞区域402内形成体掺杂区601，然后再形成栅极702，因此，可以在形成栅极702的过程中，通过控制各个子区域上形成的栅极702的尺寸，可以调整栅极702覆盖的体掺杂区601的宽度，从而调整各个子区域内形成的元胞的沟道长度。

请参考图10，在相邻栅极702之间的元胞区域402表面形成掩膜层800，以所述掩膜层800和栅极702为掩膜，进行离子注入，在所述栅极702两侧的体掺杂区内形成源掺杂层801。该具体实施方式中，以所述掩膜层800和栅极702为掩膜，进行n型离子注入，例如ph离子注入，以形成n型的源掺杂层801。

请参考图11和图12，进行退火处理，使所述源掺杂层801内的掺杂离子进行扩散，形成源掺杂区802，然后去除所述掩膜层800。由于源掺杂层801是以栅极702的边缘进行自对准离子注入而形成，且各个子区域同时进行退火处理，掺杂离子的扩散速率一致，因此，各个子区域内，扩散形成的源掺杂区802被栅极702覆盖的宽度一致。

以第一子区域402a和第二子区域402b为示例，所述源掺杂区802被栅极702覆盖的宽度均为x，那么第一子区域402a内的元胞沟道长度为d1-x，第二子区域402b内的元胞沟道长度为d2-x，由于d1<d2，因此，第一子区域402a内的元胞沟道长度小于第二子区域402b内的元胞沟道长度。同理，该具体实施方式中，第二子区域402b内的元胞沟道长度小于第三子区域402c内的元胞沟道长度，第三子区域402c内的元胞沟道长度小于第四子区域402d内的元胞沟道长度。

该具体实施方式中，在形成所述源掺杂区802之后，还包括在衬底上形成层间介质层；刻蚀所述层间介质层形成接触孔；形成填充所述接触并覆盖所述层间介质层的金属层；刻蚀所述金属层，形成源电极、栅极汇流条和栅极压焊区；在所述衬底背面进行减薄并沉积金属层形成漏电极层。

本发明的具体实施方式所提供的功率半导体芯片的形成方法，在元胞区域内先形成体掺杂区，然后再形成栅极，这样可以通过调整元胞区域的各个子区域上的栅极的尺寸，灵活调整各个子区域上栅极覆盖不同的体掺杂区宽度，使得元胞区域中心子区域的栅极覆盖的体掺杂区宽度小于其他子区域的栅极覆盖的体掺杂区宽度，从而使得自中心子区域内形成的元胞的沟道宽度最小，进而减低功率半导体芯片在工作过程中，中心子区域内的元胞发热量，从而提高功率半导体芯片的热量分布均匀性，提高功率半导体芯片的可靠性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。