本发明属于功率半导体领域，尤其涉及一种阱局部高掺的mos型器件及制备方法。
背景技术：
碳化硅材料有着相比于硅等其他半导体材料得天独厚的优势，如较大的禁带宽度、较高的临界击穿电场强度和较高的热导率，这使得碳化硅器件更加适合应用于高压高温甚至是超高压应用环境中。基于碳化硅材料的mos型器件，由于其栅极控制电路简单、利于功率电路集成等优点，已经成为高压开关器件研究的热点。
对于碳化硅mos型器件的设计，一个很关键的问题就是在阻断能力和导通损耗的权衡中存在着不可避免的矛盾。mos型器件的电阻包括沟道电阻、jfet电阻、漂移区电阻以及衬底电阻等。对于高压mos型器件，沟道电阻和衬底电阻通常较小，对总电阻影响不是很大。而决定漂移区电阻的漂移层厚度和掺杂浓度通常变化不大，因此对jfet区域进行优化是一个可行的方向。
对jfet区域的优化同样存在着一个矛盾，为了降低jfet区域的电阻，希望增加jfet区域的宽度和提高jfet区域的掺杂浓度。但是jfet区域宽度的增加和jfet区域浓度的提高会使得器件工作在阻断状态时，阱的耗尽区不能很好的相连，会导致表面电场强度不能得到抑制，使得器件过早的击穿。
技术实现要素：
发明目的：针对以上问题，本发明提出一种阱局部高掺的mos型器件及制备方法。
技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种阱局部高掺的mos型器件，包括衬底，衬底上方为阻挡层，阻挡层上方沟道两侧依次离子注入形成阱区域、多层阱局部高掺区域和源极高掺区域；多层阱局部高掺区域上方依次生长栅氧化层和栅极；源极高掺区域上方设置源极，衬底下方设置漏极；器件上表面还包括钝化介质。
进一步地，多层阱局部高掺区域包括第五掺杂区域、第四掺杂区域、第三掺杂区域、第二掺杂区域和第一掺杂区域；第二掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度，第三掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度，第四掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度。
进一步地，衬底、阻挡层、源极高掺区域、第四掺杂区域和第五掺杂区域为第一导电类型；阱区域、第一掺杂区域、第二掺杂区域和第三掺杂区域为第二导电类型。
一种阱局部高掺的mos型器件的制备方法，包括步骤：
(1)衬底上生长阻挡层；
(2)阻挡层上方形成注入掩膜介质，在沟道两侧进行多次离子注入，形成多层阱局部高掺区域；
(3)去除掩膜介质，重新形成注入掩膜介质，在器件两侧进行离子注入，形成阱区域；
(4)去除掩膜介质，重新形成注入掩膜介质，在阱区域进行离子注入，形成源极高掺区域；
(5)去除掩膜介质并生长一层介质，制作栅氧介质和栅极；
(6)制备源极和漏极；
(7)器件上表面生成钝化介质。
进一步地，多层阱局部高掺区域包括第五掺杂区域、第四掺杂区域、第三掺杂区域、第二掺杂区域和第一掺杂区域；第二掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度，第三掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度，第四掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度。
进一步地，第一掺杂区域的宽度等于器件沟道的宽度。阱区域的宽度大于源极高掺区域的宽度。
进一步地，第三掺杂区域、第二掺杂区域和第一掺杂区域的厚度之和小于等于阱区域的厚度。
进一步地，第二掺杂区域的掺杂浓度大于第一掺杂区域的掺杂浓度，第三掺杂区域的掺杂浓度大于等于第二掺杂区域的掺杂浓度。
有益效果：本发明的mos型器件，可以使得器件研发人员在阻断电压和导通损耗之间达到很好的平衡，可以在保证一定阻断能力的前提下，适当增加jfet区域的宽度或提高jfet区域的掺杂浓度，降低jfet区域的电阻，进而降低器件的导通损耗。
附图说明
图1是本发明mos型器件的结构示意图；
图2是本发明mos型器件的流程示意图；
图3是传统mos(a)和本发明mos(b)1200v阻断时的电场分布示意图；
图4是传统mos和本发明mos正向导通电流曲线图。
具体实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
如图1所示，本发明的阱局部高掺的mos型器件，包含：第一导电类型半导体衬底12，第一导电类型阻挡层13，漏极14，栅极2，源级31和32，栅氧介质4，钝化介质1，第二导电类型第一掺杂区域71和72，第二导电类型第二掺杂区域81和82，第二导电类型第三掺杂区域91和92，第一导电类型第四掺杂区域101和102，第一导电类型第五掺杂区域111和112，第一导电类型源极高掺区域51和52，第二导电类型阱区域61和62。
衬底12掺杂浓度一般在1e17cm-3到1e20cm-3之间，阻挡层13掺杂浓度一般在1e14cm-3到1e17cm-3之间，区域51和52掺杂浓度一般在3e17cm-3到1e20cm-3之间，区域101和区域102掺杂浓度一般在1e15cm-3到5e16cm-3，区域111和112掺杂浓度一般在1e15cm-3到5e16cm-3。
阱区域61和62掺杂浓度一般在1e16cm-3到5e18cm-3之间，区域71和72掺杂浓度一般在1e15cm-3到5e17cm-3之间，区域81和82掺杂浓度一般在1e16cm-3到5e19cm-3之间，区域91和92掺杂浓度一般在1e16cm-3到5e19cm-3之间。
第一导电类型为n型，则第二导电类型为p型；第一导电类型为p型，则第二导电类型为n型。
如图2所示，给出了1200v碳化硅mos型器件具体的制造步骤：
(1)提供第一导电类型衬底12，如硅衬底或碳化硅衬底；下面以n型碳化硅衬底为例，如图2(a)所示。
(2)在衬底12上生长一层n型掺杂阻挡层13，用于实现阻断电压，如图2(b)所示；本设计中为了实现1200v阻断电压，阻挡层为10微米，掺杂浓度为1e16cm-3。
(3)在阻挡层13顶部生长一层介质，并通过光刻、刻蚀等工艺形成如图2(c)所示的注入掩膜介质；然后进行离子注入，在注入掩膜介质的作用下形成如图2(d)所示的n型掺杂区域。
(4)去除掩膜介质，然后重新生长一层介质，并通过光刻、刻蚀等工艺形成如图2(e)所示的不同宽度的注入掩膜介质，并进行多次离子注入制作第四掺杂区域101和102，第五掺杂区域111和112，第三掺杂区域91和92，第二掺杂区域81和82，第一掺杂区域71和72，形成如图2(f)所示的各区域。
区域71和72的宽度均要等于mosfet沟道的宽度。区域81和82的宽度要分别小于区域71和72的宽度。
区域81和82的掺杂浓度要大于区域71和72的掺杂浓度。区域91的掺杂浓度不能低于区域81的掺杂浓度，区域92的掺杂浓度不能低于区域82的掺杂浓度。
区域111和112的掺杂浓度不能过高，同时宽度不能过大，必须保证在器件阻断状态下能够完全耗尽。区域101和102的掺杂浓度不能过高，同时厚度不能过大，必须保证在器件阻断状态下能够完全耗尽。
区域71、81和91的厚度之和不能大于区域61的厚度。区域72、82和92的厚度之和不能大于区域62的厚度。区域71、81、91和101的厚度之和可以大于区域61的厚度。区域72、82、92和102的厚度之和可以大于区域61的厚度。
区域81和111的宽度之和要等于区域71的宽度。区域91和111的宽度之和要等于区域71的宽度。区域101和111的宽度之和要等于区域71的宽度。
(5)去除掩膜介质，然后重新生长一层介质，并通过光刻、刻蚀等工艺形成如图2(g)所示的注入掩膜介质，并进行离子注入形成如图2(h)所示的阱区域61和62。
(6)去除掩膜介质，然后重新生长一层介质，并通过光刻、刻蚀等工艺形成如图2(i)所示的注入掩膜介质，并进行离子注入形成如图2(j)所示的源极高掺区域51和52。
区域61和62的宽度要分别大于区域51和52的宽度，通常要大于0.3μm。区域71和72的宽度要分别小于区域61和51宽度的差值。
(7)去除掩膜介质并生长一层介质，并通过热氧化、淀积、光刻、刻蚀等工艺制作栅氧介质4和栅极2，形成如图2(k)所示的结构。
栅氧介质4通常为氧化层，可通过热氧化来制备，也可通过淀积工艺来进行制备，如低压化学气相淀积等；栅极2一般用重掺杂的多晶硅或金属进行制备。
(8)通过淀积、光刻、刻蚀和金属化以及退火等工艺制备源极31和32。
(9)通过金属化和退火等工艺制备漏极14；漏极14，源极31和32通常为欧姆接触，可以用镍或钛等金属进行制备。
(10)通过表面钝化等工艺，生成钝化介质1完成碳化硅mosfet器件制备。
区域51、61、71、81、91、101和111的区域掺杂可以为均匀掺杂，也可为非均匀掺杂。区域52、62、72、82、92、102和112的区域掺杂可以为均匀掺杂，也可为非均匀掺杂。
区域101、102、111和112可以使得jfet区的电流更加均匀扩散至漂移层，降低了器件导通电阻。区域81、82、91和92可以在阻断时快速的向jfet区耗尽，使得耗尽层可以重叠，更好的降低器件的表面电场强度。
利用仿真软件对传统mosfet结构和本发明设计实例mosfet结构正向和阻断特性进行了对比，结果如图3和图4所示。可以看到，本设计实例mosfet的表面电场强度更低，且正向导通电流更大，提升了碳化硅mosfet器件的性能。
必须指出，该实例并不是唯一的一种实例，只是为了对专利内容阐述而给出的。该领域的研究人员可以根据该实例对结构作进一步的变化，但是都离不来本发明保护的范围。