制作图像传感器的方法与流程

本发明实施例涉及一种制作图像传感器的方法。

背景技术：

半导体图像传感器被用于检测例如可见光等辐射。互补金属氧化物半导体(complementarymetal-oxide-semiconductor，cmos)图像传感器(cmosimagesensor，cis)及电荷耦合组件(charge-coupleddevice，ccd)被应用于例如照相机、移动电话及膝上型计算机等各种应用中以捕获图像。cis利用在衬底中像素阵列，所述像素阵列包括用于吸收在所述衬底处接收到的光子并将所述光子转换成电荷的晶体管及光电二极管。由电荷而造成的模拟信号被放大且模拟/数字转换器(analog-to-digitalconverter)将所述经放大的信号转换成数字信号。此后，执行例如颜色校正(colorcorrection)、伽马校正(gammacorrection)及白平衡(whitebalance)等多个颜色内插过程(processofcolorinterpolation)以实现图像精细化或图像压缩。与前侧照明式cis(front-sideilluminationcis，fsicis)相比，背侧照明式cis(back-sideilluminationcis，bsicis)使得入射光能够从衬底的背侧(即，与内连线结构相对的侧)穿透。如此一来，由于bsicis的内连线结构对入射辐射的反射较少，bsicis会捕获到比fsicis多的图像信号的光子。因此，图像传感器操作得到改善。

技术实现要素：

本发明一些实施例的制作图像传感器的方法包括：在衬底中植入第一掺杂剂；移除所述衬底的一部分以界定突出部，其中所述移除所述衬底的所述一部分界定环绕所述突出部的第一表面；在所述突出部之上形成导电特征；以及在所述突出部中植入第二掺杂剂，其中所述第二掺杂剂具有与所述第一掺杂剂相同的导电类型。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a是根据一个或多个实施例的像素区域的剖视图。

图1b至图1d是根据一个或多个实施例的像素区域的俯视图。

图2是根据一个或多个实施例的制作像素的方法的流程图。

图3a至图3f是根据一个或多个实施例的像素区域在各种制造阶段处的剖视图。

图4是根据一个或多个实施例的像素区域的剖视图。

图5是根据一个或多个实施例的像素区域的剖视图。

图6是根据一个或多个实施例的像素区域的剖视图。

图7是根据一个或多个实施例的像素区域的剖视图。

图8是根据一个或多个实施例的像素区域的剖视图。

图9是根据一个或多个实施例的像素区域的剖视图。

图10是根据一个或多个实施例的像素区域的剖视图。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括组件在使用或操作中的不同取向。

在四晶体管(four-transistor，4t)胞元中，cmos图像传感器包括感光组件(photosensitivedevice)(例如，辐射检测器(radiationdetector))、传输栅极晶体管(transfergatetransistor)、重设晶体管(resettransistor)、选择晶体管(selectiontransistor)及源极跟随器(source-follower)。当图像传感器暴露至入射辐射时，光子会积累并转变成载子(carrier)。此后，当传输栅级晶体管接通时，感光组件会将载子传送到浮置扩散节点(floatingdiffusionnode)，所述浮置扩散节点作为所述传输栅级晶体管的源极/漏极特征。接下来，重设晶体管通过移除载子并允许浮置扩散节点接收一组新的载子来对所述浮置扩散节点进行重设。

由于感光组件的大小已减小到更小的程度以减小像素节距(即，相邻像素之间的距离)，因此像素阵列更靠近环绕参考黑色信号区(surroundingreferenceblacksignalregion)及/或周边电路系统。尺寸的减小使得量子效率(quantumefficiency)会因填充因数(fillfactor)较小而减小。在一些情形中，量子效率被确定为由入射光子产生的载子的数目除以感光组件中入射光子的数目，且填充因数被确定为由所述感光组件占据的芯片面积除以每一像素单元的总芯片面积，且阱电容(wellcapacitance)是通过在所述感光组件中积累的载子的数目来确定。

在一些实施例中，晶体管的沟道方向与像素区域的顶表面实质上正交。与其他方式相比，晶体管的沟道长度/宽度与填充因数之间的折衷(tradeoff)得到减小或消除。此外，与其他方式相比，由于浮置扩散节点与胞元隔离区分离，因此寄生电容(parasiticcapacitance)实质上得到减少或避免，从而使光传输曲线及图像质量提高。此外，与其他方式相比，图像传感器能够应用全局快门捕获(globalshuttercapture)，原因是每一像素具有独立的浮置扩散节点从而会将从感光组件到输出电路系统的信号传输加速至少四倍。在全局快门捕获中，感光组件的行及列在捕获图像时被同时激活。

图1a是根据一个或多个实施例的像素区域100的剖视图。像素区域100包括工件110，工件110包括主体112及突出部114、介电特征140及导电特征142。导电特征142耦合到第一节点170。主体112包括载子积累区120、第一掺杂区122、第二掺杂区124、深阱区126、胞元阱区128及第三掺杂区130。第三掺杂区130与第二掺杂区124间隔开。突出部114包括突出部掺杂区150。突出部掺杂区150耦合到第二节点172。

工件110包括半导体材料，例如硅、锗、硅锗、碳化硅、iii-v族化合物、有机化合物或另一适合的材料。在一些实施例中，工件110为绝缘层上硅(silicononinsulatorlayer，soi)衬底或蓝宝石上硅(silicononsapphire，sos)衬底。在一些实施例中，在工件110的底表面处形成有绝缘层(图中未示出)。工件110中具有至少一个隔离结构(也称作浅沟槽隔离(shallowtrenchisolation，sti))(图中未示出)，且所述至少一个隔离结构被配置成使像素区域彼此分离。在一些实施例中，隔离结构用于将像素区域与周边电路系统分离。突出部114从主体112的顶表面延伸。在一些实施例中，多于一个突出部114从主体112的顶表面延伸。在一些实施例中，突出部114相对于主体112的顶表面实质上垂直地延伸。在一些实施例中，突出部114相对于主体112的顶表面倾斜。在一些实施例中，突出部114包含与主体112相同的材料。作为另一选择，突出部114包含与主体112不同的材料。

在场效晶体管(fieldeffecttransistor，fet)中，介电特征140被配置成栅极绝缘特征且导电特征142被配置成栅极电极。介电特征140从主体112的顶表面沿着突出部114的侧壁延伸到突出部114的顶表面。尽管在图1a所示剖视图中介电特征140看上去是彼此分离的分立组件，然而在至少一个实施例中，单一介电特征140连续地环绕突出部114的侧壁。导电特征142连续地位于介电特征140之上以形成环绕栅极(gate-all-around，gaa)结构。在一些实施例中，导电特征142具有z形轮廓。突出部114的顶表面的中心部分被暴露出，即不被介电特征140或导电特征142覆盖。暴露部分被掺杂成形成突出部掺杂区150，突出部掺杂区150具有与载子积累区120相同的导电类型。在一些其中在4tcmos图像传感器中像素区域100包括读出晶体管(或称作传输栅级晶体管)的实施例中，第二节点172为浮置扩散节点。在一些其中在3tcmos图像传感器中像素区域100包括重设晶体管的实施例中，第二节点172耦合到参考电压(例如，正电源电压vdd或地电压)。

载子积累区120(也称作集电极区)被配置成收集从光子转变过来的载子。载子积累区120邻近主体112的与突出部114相对的表面。

第一掺杂区122邻近载子积累区120且比载子积累区120更靠近突出部114。在一些实施例中，第一掺杂区122被配置成像素区域100的源极/漏极特征且包括与载子积累区120相同的导电类型。第二掺杂区124位于第一掺杂区122上方且邻近第一掺杂区122。具体来说，第二掺杂区124位于突出部114的底部部分处。也就是说，第二掺杂区124的顶表面位于主体112的顶表面上方。在各种实施例中，第二掺杂区124的顶表面实质上平行于主体112的顶表面。在各种实施例中，第二掺杂区124的顶表面位于突出部114的顶表面下方。

第二掺杂区124从第一掺杂区122延伸且包括与第一掺杂区122相同的导电类型。在一些实施例中，第二掺杂区124与第一掺杂区122的组合被配置成感光组件的第一导电类型侧。在一些实施例中，第二掺杂区124还被配置成供载子从载子积累区120到达晶体管的沟道区的桥梁(bridge)。在各种实施例中，由第一掺杂区122及第二掺杂区124占据的区还包括形成梯度掺杂轮廓(gradientdopingprofile)的其他掺杂区。在一些实施例中，第一掺杂区122及第二掺杂区124是具有梯度掺杂轮廓的单一掺杂区的一部份。

尽管在图1a所示剖视图中深阱区126看上去是彼此分离的分立区，然而深阱区126沿着主体112的边界且邻近载子积累区120。深阱区126被配置成帮助防止载子流动到邻近像素区域。深阱区126具有与载子积累区120不同的导电类型。

与深阱区126相似，胞元阱区128(也称作场轻掺杂(fieldlightdoping，fld))沿着主体112的边界且邻近载子积累区120与第一掺杂区122二者。由于胞元阱区128具有与载子积累区120不同的导电类型，因此在入射光辐射被吸收之后，胞元阱区128与深阱区126的组合会隔离在载子积累区120中产生并积累的光电子以帮助避免相邻像素区域之间的干扰。在一些实施例中，胞元阱区128具有介于从约100纳米(nm)到约1000nm范围内的掺杂深度，所述掺杂深度是从主体112的顶表面测量。在一些情形中，较浅的掺杂深度会增大向邻近像素区域引入噪声的风险。在一些情形中，如果胞元阱区128过深且与深阱区126交叠，则过度剂量的过多掺杂剂将造成不平衡的p阱植入轮廓。在一些情形中，随着用剂过量程度的增加，量子效率下降的风险会提高。在各种实施例中，所述至少一个隔离结构位于胞元阱区128中。

与深阱区126相似，第三掺杂区130沿着主体112的边界邻近胞元阱区128及第一掺杂区122。第三掺杂区130被配置成感光组件的第二导电类型侧。这样一来，第三掺杂区130与第一掺杂区122/第二掺杂区124的组合会形成p-n结光电二极管的为相反导电类型的侧。在各种实施例中，第三掺杂区130与第一掺杂区122及第二掺杂区124中的每一者分离开某一间距以形成p型、本征型及n型(p-type,intrinsicandn-type，pin)光电二极管。pin光电二极管具有比pn光电二极管厚的耗尽区(depletionregion)，从而得到使电洞对分离的较强电场。

突出部掺杂区150被配置成像素区域100中的晶体管的源极/漏极特征。因此，突出部掺杂区150包括与第一掺杂区122相同的导电类型。这样一来，像素区域100具有比通过其他方式制造的像素区域大的填充因数及阱电容。在至少一个实施例中，像素区域100的阱电容是通过在像素区域100中的感光组件中积累的载子的数目来确定。

图1b至图1d是根据一个或多个实施例的像素区域100的俯视图。在图1b中，突出部114在俯视图中具有正方形形状。在各种实施例中，突出部掺杂区150在突出部114的中心区处具有正方形形状。在一个或多个实施例中，突出部114或突出部掺杂区150中的至少一者具有另一多边形形状或圆形形状。此外，导电特征142包括第一组件142a及第二组件142b，第一组件142a环绕突出部114的侧壁，第二组件142b用于连接到外部信号。第二组件142b邻接第一组件142a的边缘。

在图1c中，突出部114具有沿着平行于主体112的顶表面的方向延长的矩形形状。在各种实施例中，突出部掺杂区150在突出部114的中心区处具有矩形形状。第二组件142b邻接第一组件142a的边缘。在一些实施例中，基于各种布局设计规则，第二组件142b邻接第一组件142a的边缘。

在图1d中，多个突出部(突出部114a至突出部114b)从主体112的顶表面延伸。突出部掺杂区150a在突出部114a的中心区处，且突出部掺杂区150b在突出部114b的中心区处。第二组件142b耦合到第一组件142a及第三组件142c。所属领域中的普通技术人员应理解，突出部的数目不限于两个。

图2是根据一个或多个实施例的制作像素的方法200的流程图。所属领域中的普通技术人员应理解，可在图2中所绘示的方法200之前、期间及/或之后执行其他操作。以下根据一些实施例参照图3a至图3f来提供制作工艺的其他细节。

方法200包括操作210，在操作210中，在衬底(例如，图1a中的工件110)中的第一区中植入第一掺杂剂(例如，图1a中的第一掺杂区122)。在一些实施例中，第一掺杂剂包括n型掺杂剂，例如磷、砷、锑或其组合。在植入第一掺杂剂之前，衬底包括载子积累区，所述载子积累区具有与第一掺杂剂相同的导电类型。在一些实施例中，使用毯覆植入(blanketimplantation)来形成载子积累区。载子积累区的掺杂剂浓度小于衬底的使用第一掺杂剂而掺杂的区。在各种实施例中，在形成第一掺杂剂之后，在衬底中植入一个或多个n型掺杂剂。在一些实施例中，第一掺杂剂与载子积累区包含相同的杂质。在一些实施例中，第一掺杂剂与载子积累区包含不同的杂质。在一些实施例中，通过光掩模来界定第一区以占据比载子积累区小的面积。

方法200继续到操作220，在操作220中，移除衬底的一部分以形成突出部(例如，突出部114)及主体(例如，主体112)。移除工艺包括刻蚀工艺，例如湿刻蚀(wetetching)、干刻蚀(dryetching)或其组合。在一些其中衬底包含硅且移除工艺包括干刻蚀的实施例中，使用例如氯气、溴化氢气体或氧气等刻蚀剂来应用反应离子刻蚀(reactiveionetching，rie)工艺。在一些实施例中，突出部的侧壁与主体的顶表面之间的角度介于从约89度到约105度范围内。在一些情形中，相对于与主体的顶表面垂直而言偏离较大的角度会增大过早接通读出信号的风险。

方法200继续到操作230，在操作230中，在突出部之上形成电极(例如，图1中的导电特征142)。所述形成电极包括沉积工艺，所述沉积工艺包括：物理气相沉积(physicalvapordeposition，pvd)，例如溅镀或蒸镀；化学气相沉积(chemicalvapordeposition，cvd)，例如等离子体增强型化学气相沉积(plasma-enhancedcvd)、高密度等离子体化学气相沉积(highdensityplasmacvd)或金属有机气相外延(metalorganicvaporphaseepitaxy)；原子层沉积(atomiclayerdeposition，ald)；其组合；或者另一适合的方法。在一些其中衬底包含硅且电极包含多晶硅的实施例中，使用热氧化(thermaloxidation)在突出部与电极之间形成介电特征。在一些实施例中，所述形成介电特征包括沉积工艺。在各种其中电极直接接触突出部的实施例中，所述电极包含肖特基接触材料(schottkycontactmaterial)以在所述突出部中形成耗尽区。

方法200继续到操作240，在操作240中，移除电极的一部分以暴露出突出部的顶表面的区及主体的顶表面的区。为在突出部中界定用于后续植入的区域，在顶表面的边界仍被电极及/或介电特征覆盖的同时暴露出所述突出部的所述区。为在主体中界定用于后续植入的区域，在所述区仍被电极及/或介电特征覆盖的同时暴露出所述主体的周边区。移除工艺包括刻蚀工艺，例如湿刻蚀、干刻蚀或其组合。

方法200继续到操作250，在操作250中，在主体中植入第二掺杂剂(例如，图1a中的第三掺杂区130)。在一些其中第一掺杂剂包含n型杂质的实施例中，第二掺杂剂包括与所述第一掺杂剂相反的导电类型，即例如硼、氟化硼、铟或其组合等p型掺杂剂。

方法200继续到操作260，在操作260中，在突出部的上部部分中植入第三掺杂剂(例如，图1中的突出部掺杂区150)。在一些其中第一掺杂剂包含n型杂质的实施例中，第三掺杂剂包含n型杂质。一些实施例中，第三掺杂剂具有与第一掺杂剂相同的导电类型。在一些实施例中，第三掺杂剂具有与第一掺杂剂不同的导电类型。所属领域中的普通技术人员应理解，第一掺杂剂的导电性、第二掺杂剂的导电性及第三掺杂剂的导电性是可互换的。举例来说，在一些情形中，第一掺杂剂及第三掺杂剂包含p型杂质，且第二掺杂剂包含n型杂质。

在各种实施例中，修改方法200的操作次序。举例来说，在一些实施例中，在操作210之前执行操作220。作为另一实例，在一些实施例中，在操作250之前执行操作260。作为另一实例，在一些实施例中，在操作240中，暴露出突出部的顶表面且随后进行操作260。此后，暴露出主体的顶表面且随后进行操作250。在各种实施例中，方法200中包括其他操作，例如在主体的周边中形成深阱、胞元阱。作为另一实例，在一些实施例中，在主体中形成载子积累区。作为另一实例，在一些实施例中，在第一掺杂剂、第二掺杂剂及第三掺杂剂中的至少一者之后进行至少一次退火工艺(annealingprocess)以形成预定扩散区域。作为另一实例，在一些实施例中，在植入第一掺杂剂之前或之后立即植入一种或多种掺杂剂以在主体中形成梯度。

图3a至图3f是根据一个或多个实施例的像素区域300在各种制造阶段处的剖视图。像素区域300包括与像素区域100相似的组件且相同组件的标号的后两位数相同。

图3a是根据一个或多个实施例的像素区域300在操作210之后的剖视图。植入第一掺杂区322以作为感光组件的第一导电类型侧。在一些实施例中，在工件310中按次序植入具有相同导电类型的载子积累区320、第一掺杂区322及第二掺杂区324。具体来说，第二掺杂区324是通过第一掩模380来界定，因而第二掺杂区324在俯视图中占据比载子积累区320及第一掺杂区322小的面积。

在一些实施例中，第一掺杂区322的掺杂浓度对载子积累区320的掺杂浓度的比率介于从约4:1到约6:1范围内。在一些情形中，较小的比率会使得对从光子转换来的载子的积累不充分。在一些情形中，较大的比率则会使第一掺杂区322的掺杂浓度过重或使载子积累区320的掺杂浓度过轻。在一些实施例中，第二掺杂区324作为轻掺杂漏极(lightlydopeddrain，ldd)延伸部以帮助防止因源极/漏极特征之间的电场而造成热载子注入(hotcarrierinjection，hci)。这样一来，为形成用于使载子进行传送的电位梯度(potentialgradient)，第一掺杂区322的掺杂浓度对第二掺杂区324的掺杂浓度介于从约1.5:1到约2.5:1范围内。在一些情形中，较大的比率会增大第二掺杂区324与随后的突出部掺杂区350之间的电场。在一些情形中，较小的比率则会增大尖端放电(pointdischarge)的风险。在至少一个实施例中，在第一掺杂区322与第二掺杂区324之间形成一个或多个掺杂区。在一些实施例中，载子积累区320、第一掺杂区322或第二掺杂区324中的至少一者为形成在工件310中的外延层。

图3b是根据一个或多个实施例的像素区域300在操作220之后的剖视图。使用第二掩模382在主体312之上界定突出部314。突出部314的顶表面在俯视图中占据比第二掺杂区324小的面积。在一些实施例中，多于一个突出部314从主体312延伸。在一些实施例中，在刻蚀工艺之后执行热处理或等离子体处理以修复因所述刻蚀工艺而造成的损坏。

图3c是根据一个或多个实施例的像素区域300在操作230之后的剖视图。以共形方式在主体312的顶表面、突出部314的侧壁及突出部314的顶表面之上形成介电特征340。在一些实施例中，介电特征340具有介于从约30埃(angstrom)到约100埃范围内的厚度。在一些实施例中，介电特征340包含氧化硅(siox)或高介电常数k(高k)介电质(与二氧化硅相比)。接下来，在介电特征340之上形成导电特征342。在一些实施例中，导电特征342包含多晶硅、铝、钛、钽、钨、镍、其组合或另一适宜的材料。

图3d是根据一个或多个实施例的像素区域300在操作240之后的剖视图。使用第三掩模384暴露出突出部314的中心部分及主体312的周边部分。这样一来，导电特征342的保留部分作为栅极电极，且介电特征340的保留部分作为栅极绝缘体。在一些实施例中，使用单一刻蚀工艺形成导电特征342的保留部分与介电特征340的保留部分二者。在一些实施例中，使用连续的刻蚀工艺形成导电特征342的保留部分与介电特征340的保留部分。为在晶体管的源极/漏极特征之间提供电流路径，导电特征342的保留部分及介电特征340的保留部分与第二掺杂区324交叠。

图3e是根据一个或多个实施例的像素区域300在操作250之后的剖视图。使用第四掩模386界定用于第三掺杂区330的区域。在一些实施例中，第三掺杂区330连续地环绕主体312的上部部分。在一些实施例中，第三掺杂区330的浓度比第一掺杂区322或第二掺杂区324的浓度相对重。

图3f是根据一个或多个实施例的像素区域300在操作260之后的剖视图。使用第五掩模388界定突出部掺杂区350。由于突出部314的顶表面的边界被介电特征340及导电特征342覆盖，因此突出部掺杂区350与突出部314的侧壁分离。通过此种方式，突出部掺杂区350作为晶体管的源极/漏极特征，在突出部掺杂区350与感光组件之间具有电流路径360，其中所述感光组件由第一掺杂区322、第二掺杂区324与第三掺杂区330形成。在一些实施例中，突出部掺杂区350的浓度比第三掺杂区330的浓度相对重。在一些实施例中，突出部掺杂区350的掺杂剂浓度对第二掺杂区324的掺杂剂浓度的比率介于从约800:1到约1100:1范围内。上述的掺杂剂浓度的比率有助于降低突出部掺杂区电位从而使电荷回溢(chargespillback)最小化。电荷回溢是在晶体管处于关断状态中时电荷沿着晶体管的沟道在与正常电流相反的方向上通过所造成的结果。电荷回溢会增大跨越晶体管传输的信号中的噪声。上述的掺杂剂浓度的比率还有助于降低接触电阻(contactresistance)。在一些实施例中，为降低接触电阻，会在突出部掺杂区350上形成金属硅化物材料。在一些实施例中，与不具有金属硅化物的突出部掺杂区350相比，当突出部掺杂区350中包含金属硅化物材料时，突出部掺杂区350的掺杂剂浓度对第二掺杂区324的掺杂剂浓度的比率较低。在一些实施例中，包含金属硅化物材料的突出部掺杂区350的掺杂剂浓度对第二掺杂区324的掺杂剂浓度的比率介于从约800:1到约1100:1范围内。

图4是根据一个或多个实施例的像素区域400的剖视图。像素区域400包括与像素区域100相似的组件且相同组件的标号的后两位数相同(例如，工件410、导电特征442、突出部掺杂区450可参照前文所述的相同组件)。与像素区域100相比，像素区域400还包括隔离区432，隔离区432被配置成帮助防止载子流过主体412的顶表面上的缺陷。隔离区432是在用于界定突出部414的移除工艺之后且在形成介电特征440之前使用植入工艺而形成在突出部414的上部部分中及主体412的上部部分中。隔离区432的导电性不同于第一掺杂区422的导电性。在一些实施例中，隔离区432包含与第三掺杂区430相同的杂质。举例来说，在一些其中第三掺杂区430的导电性为p型的实施例中，隔离区432与第三掺杂区430二者均包含硼。在一些实施例中，隔离区432包含与第三掺杂区430不同的掺杂剂。当光辐射被吸收时，在载子积累区420中会产生并积累光电子，载子积累区420被隔离区432与场轻掺杂区及深阱区(例如，图1中的深阱区126及胞元阱区128)的组合环绕。这样一来，通过限制相反掺杂区(counterdopingregion)中的光电子，从像素区域400流动到邻近像素区域的暗电流(darkcurrent)减小。

图5是根据一个或多个实施例的像素区域500的剖视图。像素区域500包括与像素区域400相似的组件且相同组件的标号的后两位数相同(例如，载子积累区520、第一掺杂区522、第二掺杂区524、第三掺杂区530、介电特征540、导电特征542、突出部掺杂区550可参照前文所述的相同组件)。与像素区域400相比，隔离区532被选择性地植入在主体512的上部部分中但不植入在突出部514的上部部分中，此过程是在形成突出部514之后执行。举例来说，在一些实施例中，隔离区532是在剥除突出部514之上的光刻胶之前形成。在一些实施例中，剥除工艺使用气体等离子体来移除光刻胶。

图6是根据一个或多个实施例的像素区域600的剖视图。像素区域600包括与像素区域400相似的组件且相同组件的标号的后两位数相同(例如，主体612、载子积累区620、第三掺杂区630、介电特征640、导电特征642、突出部掺杂区650可参照前文所述的相同组件)。与像素区域400相比，第二掺杂区624偏离第一掺杂区622的中心。因此，第二掺杂区624仅与突出部614的一部份交叠。在至少一个实施例中，像素区域600不具有隔离区632。与像素区域400相比，未被第二掺杂区624占据的区域提供通向地电压的导电路径。

图7是根据一个或多个实施例的像素区域700的剖视图。像素区域700包括与像素区域400相似的组件且相同组件的标号的后两位数相同(例如，主体712、突出部714、载子积累区720、第一掺杂区722、介电特征740、导电特征742、突出部掺杂区750可参照前文所述的相同组件)。与像素区域400相比，第三掺杂区730延伸到第二掺杂区724的边缘，从而使感光组件的面积更大，此使得能积累更多的载子。在至少一个实施例中，像素区域700不具有隔离区732。

图8是根据一个或多个实施例的像素区域800的剖视图。像素区域800包括与像素区域400相似的组件且相同组件的标号的后两位数相同(例如，主体812、突出部814、载子积累区820、第一掺杂区822、介电特征840、导电特征842、突出部掺杂区850可参照前文所述的相同组件)。与像素区域400相比，第二掺杂区824延伸到第三掺杂区830的边缘。在至少一个实施例中，像素区域800不具有隔离区832。

图9是根据一个或多个实施例的像素区域900的剖视图。像素区域900包括与像素区域400相似的组件且相同组件的标号的后两位数相同(例如，主体912、突出部914、载子积累区920、第一掺杂区922、介电特征940、导电特征942、突出部掺杂区950可参照前文所述的相同组件)。与像素区域400相比，第二掺杂区924具有l形轮廓。尽管第二掺杂区924看上去是彼此分离的分立区，然而第二掺杂区924沿着且环绕突出部914的边界。这样一来，突出部914的中心部分是第二掺杂区924。在至少一个实施例中，像素区域900不具有隔离区932。在至少一个实施例中，第三掺杂区930延伸成邻近第二掺杂区924。

图10是根据一个或多个实施例的有源像素传感器1001的俯视图。有源像素传感器1001包括与像素区域100相似的组件且相同组件的标号的后两位数相同(例如，第三掺杂区1030、导电特征1042、突出部掺杂区1050可参照前文所述的相同组件)。有源像素传感器1001包括呈2×2(即，2行与2列)阵列的彼此电隔离的多个像素区域(像素区域1000a至像素区域1000d)。在一些实施例中，在4t图像传感器中，有源像素传感器1001还包括重设晶体管、选择晶体管及源极跟随器(图中未示出)。在一些实施例中，像素区域1000a、像素区域1000b、像素区域1000c、像素区域1000d中的每一者对应于有源像素传感器1001的像素，所述像素表示入射在有源像素传感器1001上的光子所处的最小面积。在一些实施例中，每一突出部1014排列在像素区域1000a至像素区域1000d的隅角处以具有与其他方式相比更灵活的配线位移。在一些实施例中，至少一个突出部1014被排列成远离像素区域1000a至像素区域1000d的隅角。调整突出部1014的位置有助于与其他方式相比提高灵活配线位移。

应理解，像素区域100至像素区域900及有源像素传感器1001中的每一者会经历进一步的制作工艺流程以形成各种特征，例如周边电路系统(例如，图像信号处理(imagesignalprocessing，isp)电路)、彩色滤光片(colorfilter)、微透镜(microlens)等。

本说明的一个方面涉及一种制作图像传感器的方法。所述方法包括：在衬底中植入第一掺杂剂；移除衬底的一部分以界定突出部，其中所述移除所述衬底的所述一部分界定环绕所述突出部的第一表面；在突出部之上形成导电特征；以及在突出部中植入第二掺杂剂，其中所述第二掺杂剂具有与第一掺杂剂相同的导电类型。在一些实施例中，所述在突出部之上形成导电特征包括：在第一表面之上、以及在突出部的顶表面及侧壁之上连续地沉积导电层；以及移除导电层的第一部分，以暴露出突出部的顶表面的至少一部分。在一些实施例中，所述移除导电层的第一部分包括：暴露出突出部的顶表面的中心部分，其中所述突出部的所述顶表面的边缘被导电层覆盖。在一些实施例中，所述方法还包括：移除导电层的第二部分，以暴露出第一表面的一部分。在一些实施例中，所述方法还包括：在第一表面的暴露部分中植入第三掺杂剂，其中所述第三掺杂剂具有与第一掺杂剂不同的掺杂剂类型。在一些实施例中，所述在突出部中植入第二掺杂剂包括：植入浓度比第一掺杂剂高的第二掺杂剂。在一些实施例中，所述方法还包括：在衬底中植入第三掺杂剂，其中所述第三掺杂剂完全与突出部交叠。在一些实施例中，所述方法还包括：在衬底中植入第三掺杂剂，其中所述第三掺杂剂局部地与突出部交叠。在一些实施例中，所述移除衬底的一部分包括：移除衬底的一部分，以界定与突出部平行地延伸的第二突出部。

本说明的另一方面涉及一种制造有源像素胞元的方法。所述方法包括：移除工件的一部分，以界定从主体的上表面延伸的突出部；在主体中植入第一掺杂剂；在突出部及主体的上表面之上形成绝缘特征；在绝缘特征之上形成导电特征；以及在突出部中植入第二掺杂剂，其中所述第二掺杂剂具有与第一掺杂剂相同的导电类型。在一些实施例中，所述在主体中植入第一掺杂剂包括：邻近突出部植入第一掺杂剂。在一些实施例中，所述形成绝缘特征包括：移除绝缘特征的第一部分，以暴露出突出部的顶表面的一部分；以及移除绝缘特征的第二部分，以暴露出主体的上表面的一部分。在一些实施例中，所述方法还包括：在主体中植入第三掺杂剂，其中所述第三掺杂剂具有与第一掺杂剂相同的导电类型；以及在主体中植入第四掺杂剂，其中所述第四掺杂剂具有与第一掺杂剂相同的导电类型。在一些实施例中，所述方法还包括：在突出部中植入第五掺杂剂，其中所述第五掺杂剂具有与第一掺杂剂不同的导电类型。在一些实施例中，所述植入第五掺杂剂包括：在主体中植入第五掺杂剂。在一些实施例中，所述方法还包括：在突出部中植入第六掺杂剂，其中所述第六掺杂剂具有与第一掺杂剂类型不同的导电类型。在一些实施例中，所述在突出部中植入第六掺杂剂包括：形成第六掺杂剂，以到达比第二掺杂剂的深度大的距离。

本说明的又一方面涉及一种像素。所述像素包括：工件，具有突出部及主体，其中所述突出部从所述主体的上表面延伸；浮置扩散节点，位于突出部中；感光组件，位于主体中；以及隔离阱，环绕感光组件。在一些实施例中，所述像素还包括：栅极结构，环绕突出部。在一些实施例中，浮置扩散节点与隔离阱分离。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。