一种异质结沟槽绝缘栅型场效应管的制作方法

本发明属于半导体功率器件技术领域，特别涉及一种异质结沟槽绝缘栅型场效应管。

背景技术：

宽禁带半导体材料碳化硅(sic)是制备高压电力电子器件的理想材料，相较于硅材料，sic材料具有击穿电场强度高(4×10⁶v/cm)、载流子饱和漂移速度高(2×10⁷cm/s)、热导率高及热稳定性好等优点，因此特别适合用于制作大功率、高压、高温和抗辐射的电子器件。采用sic材料制作的u型槽栅型场效应晶体管(sicumos)是目前发展前景最好的功率mos器件之一，相对于其他两种典型垂直功率mos器件——vvmos和vdmos，umos解决了vvmos器件所存在的v型槽腐蚀难以，栅氧化层暴露，阈值电压不稳定，可靠性不高诸多问题；同时也避免了vdmos存在的jfet效应，因此相较vvmos、vdmos二者拥有较低的开态电阻和更低的功耗损失；此外，由于umos具有较小的元胞尺寸，故有利于实现更高的沟道密度。

然而，sicmos器件普遍存在一个问题，即载流子沟道迁移率很低。这一问题的根本原因在于：sic/sio2界面的高界面态。对于sicmos器件，沟道处的高界面态俘获电荷会形成大量散射中心，扰乱沟道内的载流子的传输，从而大大降低反型层载流子的平均漂移速度和迁移率。一方面，由于在忽略电极的欧姆接触电阻的情况下，umos器件的正向导通电阻主要为漂移区电阻加沟道电阻，因为沟道电子迁移率远远低于体迁移率，所以导致沟道电阻远远大于漂移区电阻，因此沟道电子迁移率是影响导通电阻的最主要因素。由低沟道载流子迁移率所引起器件导通电阻过高的问题，已经成为了sicmos器件所面临的最大问题，也是本领域技术人员亟待解决的技术问题。另一方面，高界面态和宽禁带宽度还会带来沟道电容较大的问题，进而导致器件的开关速度变慢，损耗增大。

技术实现要素：

鉴于现有技术所存在的不足，本发明的发明目的在于：针对sicmos器件载流子迁移率低和沟道电容较大等问题，提出了一种异质结沟槽绝缘栅型场效应管，通过将传统sicumos器件的沟道体区与源区采用硅材料替换，利用硅与二氧化硅之间良好的界面态以及硅材料的窄禁带宽度，达到增大器件正向电流、降低反向传输电容和降低开关损耗的目的。

本发明为解决上述问题所采用的技术方案如下：一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区8，其正面和背面依次设有第一导电类型半导体漂移区7和漏电极9，第一导电类型半导体漂移区7的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极1，栅电极1与沟槽内壁之间设有栅氧化层2，沟槽两侧的第一导电类型半导体漂移区7的顶层分别设有与栅氧化层2相接触的第二导电类型半导体沟道体区6，第二导电类型半导体沟道体区6的顶层设有与栅氧化层2相接触的第一导电类型半导体源区3，第一导电类型半导体源区3和第二导电类型半导体沟道体区6均与设于其上方的源电极4等电位；其特征在于：第一导电类型半导体源区3和第二导电类型半导体沟道体区6的材料为硅材料，第一导电类型半导体漂移区7和第一导电类型半导体漏极欧姆接触区8的材料为碳化硅。

进一步的是，本发明中第二导电类型半导体沟道体区6与源电极4之间通过第二导电类型半导体源极欧姆接触区5相连实现等电位。

进一步的是，为了避免栅氧化层2和第二导电类型半导体沟道体区6沟道中的电场过高，本发明在第一导电类型半导体漂移区7中设置了第二导电类型半导体保护区10对电场进行屏蔽，所述第二导电类型半导体保护区10位于沟槽底部下方。

进一步的是，为了避免第二导电类型半导体保护区10与第一导电类型半导体漂移区7所形成pn结的势垒区宽度过大从而形成jeft效应，本发明在第一导电类型半导体漂移区7中设置了与第二导电类型半导体保护区10相接触的第一导电类型半导体jfet区11以保证器件正向特性，具体地，第一导电类型半导体jfet区11的掺杂浓度大于第一导电类型半导体漂移区7的掺杂浓度；所述第一导电类型半导体jfet区11位于第二导电类型半导体保护区10的上方和/或第二导电类型半导体保护区10之间。

具体地，本发明中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体或者本发明中第一导电类型半导体为p型半导体，第二导电类型半导体为n型半导体。

作为优选方式，本发明中p型半导体沟道体区6的掺杂浓度为1×10¹⁷cm^-3，n型半导体漂移区7为4×10¹⁵cm^-3。

作为优选方式，本发明中p型半导体保护区10厚度为1.5μm，掺杂浓度为1×10¹⁸cm^-3；

作为优选方式，第二导电类型半导体保护区10为凹槽状，使得源电极4延伸进入第二导电类型半导体保护区10内，源电极4的宽度为0.6μm，其深入p型半导体保护区10的深度为1.2μm。

作为优选方式，n型半导体jfet区11的厚度为1.5μm，掺杂浓度为2×10¹⁶cm^-3。

本发明技术方案为了解决现有sicumos器件由于栅氧化层与第二导电类型半导体沟道体区6之间的接触界面处的沟道反型层中载流子迁移率过低所导致的器件导通电阻过大这一问题，利用硅材料与栅氧化层材料即二氧化硅形成界面具有良好界面特性，沟道层界面态密度很低，因此沟道的载流子迁移率为硅材料体迁移率的一半左右，远高于现有工艺下碳化硅与二氧化硅界面处的载流子迁移率，从而有效降低导通电阻，进而增大了器件的正向电流；再者，由于硅材料禁带宽度小，使得同等栅压下的沟道载流子密度大大提高，同时在外加栅压作用下沟道mos电容迅速减小，使得栅压达到阈值电压后，反向传输电容减小，从而得到更好的开关特性；另外，利用外加栅压在碳化硅一侧形成积累层，能带下降，从而使得硅与碳化硅这两种电子亲和势不同材料在界面处所形成的电子势垒变窄，通过载流子(电子或空穴)在量子隧穿效应的作用下通过上述电子势垒，进而避免对器件的正向特性带来不良影响。

相比现有技术，本发明的有益效果是：

本发明提供的sic与si这两种材料形成的异质结umos器件，在保证反向耐压的同时，降低了导通电阻，提高了正向电流，并且在外加栅压使得沟道mos电容迅速减小，栅压达到阈值电压后，反向传输电容减小，从而得到提高了器件的开关速度，降低了器件的开关损耗。

附图说明

图1是传统sicu型沟槽绝缘栅型场效应管(简称为sicumos)的结构示意图。

图2是本发明实施例1提供的sic/si异质结u型沟槽绝缘栅型场效应管(简称为sic/siumos)的结构示意图。

图3是本发明实施例2提供的sic/si异质结u型沟槽绝缘栅型场效应管的结构示意图。

图4是本发明实施例3提供的sic/si异质结u型沟槽绝缘栅型场效应管的结构示意图。

图5是传统sicumos结构与本发明实施例3提供的sic/siumos的反向耐压对比图。

图6是传统sicumos结构与本发明实施例3提供的sic/siumos的正向导通电阻对比图。

图7是本发明提供的sic/siumos的异质结界面处的能带结构与隧穿效应示意图。

图8是未加栅压和外加正向栅压情况下异质结界面的导带对比(位置与x坐标如图2中箭头所示)。

图9为传统sicumos结构与本发明实施例3提供的sic/siumos的迁移率分布对比图。

图10为本发明实施例3提供的sic/siumos与未采用sic/si异质结的dtmos结构的开关对比图。

图11是增加p型半导体保护区，反向漏极电压为1200v时的电场仿真结果图。

图12是未增加p型半导体保护区与增加p型半导体保护区两种情况下反向击穿特性的对比图。

图13是未增加n型jfet区与增加n型jfet区情况下正向导通电阻的对比图。

具体实施方式

下面结合本发明实施例和说明书附图对本技术方案的原理及特性进一步说明，以助于理解本发明构思所解决的技术问题、所用技术手段以及取得的技术效果：

下文所提供的实施例均以n沟道umos器件为例，本领域技术人员在此基础上通过简单替换即可得出p沟道umos器件的工作原理及性能，本发明在此不再赘述。

实施例1：

如图2所示为本实施例提供的一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区8，其正面和背面依次设有第一导电类型半导体漂移区7和漏电极9，第一导电类型半导体漂移区7的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极1，栅电极1与沟槽内壁之间设有栅氧化层2，沟槽两侧的第一导电类型半导体漂移区7的顶层分别设有与栅氧化层2相接触的第二导电类型半导体沟道体区6，第二导电类型半导体沟道体区6的顶层设有与栅氧化层2相接触的第一导电类型半导体源区3和与第一导电类型半导体源区3相接触的第二导电类型源极欧姆接触区5，第一导电类型半导体源区3和第二导电类型源极欧姆接触区5的上方与源电极4相连；其特征在于：第一导电类型半导体源区3和第二导电类型半导体沟道体区6的材料为硅材料，第一导电类型半导体漂移区7和第一导电类型半导体漏极欧姆接触区8的材料为碳化硅。

本实施例中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体。

根据以上技术方案可知本发明的要旨在于：将传统sicmos器件的sic/sio2替换成si/sio2沟道，用以降低器件的正向导通电阻，本领域技术人员公知的是：降低umos器件的导通电阻就必须增加栅氧化层2与第一导电类型半导体沟道体区6的接触界面处的沟道反型层中载流子的迁移率，而目前影响反型层载流子迁移率的主要因素归根于sic与sio2接触界面处的高界面态，这一界面态受限于现有工艺水平，现有工艺水平下，sic与sio2接触界面处的载流子迁移率很低，而本发明采用si/sic形成的异质结结构，通过在umos器件的第一导电类型半导体源区3和第二导电类型半导体沟道体区6采用si材料，从而避免了sic沟道层的高界面态问题，器件的沟道载流子迁移率能够达到体迁移率的一半左右，就n沟道umos器件而言，相比si与sio2接触界面处电子迁移率，sic与sio2接触界面处的电子迁移率最高也仅能达到其十分之一左右；并且低禁带宽度的si材料作为沟道，能够提高的沟道反型载流子密度，因此，si/sic异质结umos器件的导通电阻远低于传统的sicumos。此外，si材料的低禁带宽度和低界面态，使得沟道mos电容在外加栅压的作用下迅速减小，当栅压达到阈值电压后，反向传输电容明显减小，从而得到了更好的开关特性。

然而，利用si与sic异质结结构来达到提高载流子迁移率的同时，也存在一些问题需要解决，以兼顾正、反向性能的提升，具体问题如下：

问题一：由于sic与si界面势垒对器件正向导通产生不利影响；

问题二：沟槽栅底部的栅氧化层提前击穿以及第二导电类型半导体沟道体区的提前击穿。

鉴于上述两个问题，本发明提出了如实施例2和实施例3所公开的技术方案。

实施例2：

如图3所示为本实施例提供的一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区8，其正面和背面依次设有第一导电类型半导体漂移区7和漏电极9，第一导电类型半导体漂移区7的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极1，栅电极1与沟槽内壁之间设有栅氧化层2，沟槽两侧的第一导电类型半导体漂移区7的顶层分别设有与栅氧化层2相接触的第二导电类型半导体沟道体区6，第二导电类型半导体沟道体区6的顶层设有与栅氧化层2相接触的第一导电类型半导体源区3和与第一导电类型半导体源区3相接触的第二导电类型源极欧姆接触区5，第一导电类型半导体源区3和第二导电类型源极欧姆接触区5的上方与源电极4相连；其特征在于：第一导电类型半导体漂移区7中还具有实现电场屏蔽的第二导电类型半导体保护区10，所述第二导电类型半导体保护区10位于沟槽底部两端的下方；进一步地，在第一导电类型半导体漂移区7中还设置了与第二导电类型半导体保护区10相接触的第一导电类型半导体jfet区11以保证器件正向特性，具体地，第一导电类型半导体jfet区11的掺杂浓度大于第一导电类型半导体漂移区7的掺杂浓度，所述第一导电类型半导体jfet区11位于第二导电类型半导体保护区10的上方和/或第二导电类型半导体保护区10之间；第一导电类型半导体源区3和第二导电类型半导体沟道体区6的材料为硅材料，第一导电类型半导体漂移区7和第一导电类型半导体漏极欧姆接触区8、第二导电类型半导体保护区10和第一导电类型半导体jfet区11的材料为碳化硅。

本实施例中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体；

本实施例的设计能够解决由于u型沟槽栅结构和si材料特性所引起器件提前击穿的问题，具体地，u型沟槽栅结构的栅氧化层2底部尖角处会出现电场集中的情况，从而导致栅氧化层2易提前击穿；而si材料由于禁带宽度较窄，所以耐压比sic低一个数量级，因而第二导电类型半导体沟道体区6也易提前击穿。本发明通过在第一导电类型半导体漂移区7中增加第二导电类型半导体保护区10，从而将大部分电场控制在第一导电类型半导体漂移区7内：第二导电类型半导体保护区10与其下方的第一导电类型半导体漂移区7形成p+n结，外加反向电压时，该p+n结反偏，p+n结的势垒区会承担大部分的反向电场，从而大大降低栅氧化层2和第二导电类型半导体沟道体区6的电场强度，避免了这两处提前击穿，将击穿区限制在第二导电类型半导体保护区10下方的第一导电类型半导体漂移区7中，因此本结构的击穿区域为该p+n结的势垒区，而且主要取决于第一导电类型半导体漂移区7的浓度和厚度；同时，所述p+n结会在n型区域中形成比较宽的势垒区，势垒区过宽会让导电通道变窄甚至夹断，影响正向电流大小，因此，本发明在第二导电类型半导体保护区10的上方、两侧增加一个较高掺杂的第一导电类型半导体jfet区，这样可以让该势垒区变窄，避免形成jeft效应，进而减小其对正向电流的影响。

实施例3：

如图4所示为本实施例提供的一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区8，其正面和背面依次设有第一导电类型半导体漂移区7和漏电极9，第一导电类型半导体漂移区7的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极1，栅电极1与沟槽内壁之间设有栅氧化层2，沟槽两侧的第一导电类型半导体漂移区7的顶层分别设有与栅氧化层2相接触的第二导电类型半导体沟道体区6，第二导电类型半导体沟道体区6的顶层设有与栅氧化层2相接触的第一导电类型半导体源区3，第一导电类型半导体源区3和第二导电类型半导体沟道体区6的与源电极4相连；其特征在于：所述源电极4和部分第二导电类型半导体沟道体区6的下方设有第二导电类型半导体保护区10，实际中可将第二导电类型半导体保护区10制作为凹槽状，以使得源电极4延伸至第二导电类型半导体保护区10内；栅氧化层2的下方设有第一导电类型半导体jfet区11，所述第一导电类型半导体jfet区11介于两侧第二导电类型半导体保护区10之间且与之相连；第一导电类型半导体源区3和第二导电类型半导体沟道体区6的材料为硅材料，第一导电类型半导体漂移区7和第一导电类型半导体漏极欧姆接触区8、第二导电类型半导体保护区10和第一导电类型半导体jfet区11的材料为碳化硅；

本实施例中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体。

第二导电类型半导体保护区10和第二导电类型半导体保护区11的位置、尺寸和掺杂浓度都会影响si/sicumos器件的正、反向特性，本实施例通过仿真确定了如参数：

器件宽度为4μm，其厚度为9μm；

栅电极1及其氧化层2的深度为1μm；

n型半导体源区3的宽度为0.7μm，其厚度为0.2μm，n型半导体源区3的掺杂浓度为1×10²⁰cm^-3；

p型半导体沟道体区6的宽度为0.7μm，其厚度为0.6μm，p型半导体沟道体区6的掺杂浓度为1×10¹⁷cm^-3。

p型半导体保护区10位于距沟道区下方的漂移区内部，尺寸为1.5μm×0.7μm，掺杂浓度为1×10¹⁸cm^-3；

n型半导体jfet区厚度为1.5μm其掺杂浓度为2×10¹⁶cm^-3；

器件开启时，在n型半导体jfet区11内形成的积累层，其纵向尺寸为0.2μm。

下面将结合仿真得到的数据和物理原理，对本实施例产生有益的技术效果进行详细分析：

(1)、本发明结构能够在保证传统sicumos的反向耐压性，图5为仿真得到的si/sicumos结构与传统sicumos结构的反向击穿曲线对比图，由此可看出击穿电压相近。同时，本发明还能大大降低器件导通电阻，图6是仿真得到的si/sicumos结构与传统umos结构的比导通电阻随栅源电压变化的曲线图，取变化范围为7v到15v，该对比是在图3所示的相近击穿电压条件下进行的。其中，曲线31为传统sicumos，曲线32为异质结umos，从图中可看出：两种结构的正向比导通电阻随栅源电压变化的趋势相同，都是随增大而减小，并且减小的速度逐渐放缓，在同情况下，异质结umos的比导通电阻都明显低于传统sicumos。

在sicmos器件中，决定导通电流大小的最主要因素为载流子沟道迁移率的高低，而导致沟道层载流子迁移率急剧降低的原因为sic/sio2界面处的高界面态会带来大量陷阱，这些陷阱会极大地影响载流子的定向运动；因此只要能解决沟道层的高界面态问题，就能大大提高sicumos的导通电流，降低其导通电阻。

在此需要指出的是：如图7所示，在第二导电类型半导体沟道体区6和第一导电类型半导体jfet区11接触的si/sic异质结界面处，由于两种材料的电子亲和势即导带能量不同，会形成界面势垒，在界面处导带出现了弯曲，在si一侧第二导电类型半导体沟道体区6一侧导带下弯，形成电子积累层，在sic一侧漂移区7一侧导带上弯，从而形成了高度为δec的电子势垒，该势垒会阻碍电子的移动，增大导通电阻，使界面处的电子迁移率大大降低。

本实施例通过合理设计结构，利用栅氧化层2与第一导电类型半导体漂移区7或者第一导电类型半导体jfet区11接触的区域在栅压作用下能够形成重掺杂的积累层，使得该区域能带下降，从而在异质结界面形成类似欧姆接触的能带结构，异质结势垒的宽度变得很窄，根据量子隧穿效应，电子穿越该势垒的几率与势垒宽度为高度负相关的关系，因此在势垒宽度很窄时，电子很容易穿越该势垒，因此在器件正向开启时，所述异质结势垒对器件的正向特性的几乎不产生损害。如图8所示为基于实施例3提供器件结构仿真得到的有外加正向栅压和无外加正向栅压情况下的异质结导带对比图，位置和方向如图4中x箭头所示，其中曲线91为外加正向栅压15v的情况下得到的导带曲线，而曲线92则是无外加栅压情况下得到的。从图中可以看出：在无外加栅压的情况下，异质结导带结构为pn异型异质结，界面势垒宽度较宽，载流子难以通过隧穿通过该界面；而在外加正向栅压后，发生了如下两个变化：其一是si一侧的沟道反型，异质结变成了nn同型异质结，另一是sic一侧形成了积累层，使得导带下降，因而异质结势垒宽度大大降低，载流子容易通过隧穿通过该界面势垒。

基于本发明技术手段能够降低导通电阻，显著提高umos器件的正向电流，如图9所示为传统sicumos结构与本发明实施例3提供的sic/siumos的迁移率分布对比图，为外加栅压15v的情况下得到的，可以看出的是本发明si/sicumos的沟道迁移率在660cm/v-s左右，而传统umos则很低，只有20cm/v-s左右，界面载流子迁移率约为材料体迁移率的一半左右，远高于sic/sio2界面载流子迁移率。

(2)、本发明利用si材料的低禁带宽度和低界面态，使得沟道mos电容在外加栅压的作用下迅速减小，当栅压达到阈值电压后，反向传输电容明显减小，从而得到了更好的开关特性。如图10所示为本发明sic/si质结的dtmos结构与未采用异质结的dtmos结构的开关对比图，未采用异质结的dtmos是指除了未采用异质结而是在第一导电类型半导体源区3和第二导电类半导体沟道体区6同采用与其余区域相同的sic材料，各个区域的掺杂浓度和尺寸都与hdtmos一致的结构。由于加入p-shield区也会在一定程度上优化开关特性，所以通过这样的对比才可以明确看出异质结结构对开关特性的优化效果。其中：图(a)、(b)、(c)、(d)分别为hdtmos开启过程、关断过程，dtmos的开启过程、关断过程，灰色曲线为开关过程中漏源电压变化过程，黑色为漏电流变化过程。可以看出相比于传统无异质结结构的dtmos，本发明的hdtmos的开启时间大大降低，关断时间基本持平，总开关损耗降低30％左右。

(3)、本发明在第一导电类型半导体漂移区7中通过离子注入形成第二导电类型半导体保护区10和第一导电类型半导体jfet区11。第二导电类型半导体保护区10与其下方的n-区形成的p+n结在反向漏极电压下反偏，其势垒区内存在很强的电场，承担了大部分漏极电压，因此第二导电类型半导体保护区10起到了良好的电场屏蔽作用，如图11所示为增加p型半导体保护区，反向漏极电压为1200v时的电场仿真结果图，这一结构的增加使得栅氧化层2和第二导电类型半导体沟道体区6中电场大大减小，防止这两处提前击穿，由此将击穿区限制在了sic内部，因此本发明拥有与传统sicumos相近的耐压能力。如图12所示，曲线71为没有增加p型半导体保护区10时的反向击穿曲线，曲线72为加入了p型半导体保护区10后的反向击穿曲线，可以看到没有加入p型半导体保护区10时，器件在300v左右就提前击穿了，而加入后器件保持了sic器件高耐压的特性。但是，p型半导体保护区10时在其之间也会与n-漂移区7形成p+n结，并且这些p+n结的势垒区主要分布在n型半导体漂移区7内部，过宽的势垒区会形成jfet效应，使电子流动路径变窄甚至夹断，而n型半导体jfet区11可以有效减小p+n结在n型半导体漂移区7中的势垒宽度，从而减轻jfet效应，减小p型半导体保护区10对umos器件正向特性带来的损害，提高umos器件的正向导通电流，降低正向导通电阻，如图13所示，图8中曲线81为增加n型半导体jfet区11后比导通电阻随栅源电压变化的曲线，曲线82为没有n型半导体jfet区11时比导通电阻随栅源电压变化的曲线，可以看出该结构可以有效降低umos器件导通电阻，尤其是在栅源电压较大时(比导通电阻已较小时)效果更加明显。