一种具有表面应力调制结构的应变NMOSFET器件的制作方法

本发明涉及半导体技术，特别涉及应变金属氧化物半导体场效应晶体管(MOSFET，metal oxide semiconductor Field-Effect Transistor)，具体为一种具有表面应力调制结构的应变NMOSFET器件。

背景技术：

随着集成电路的发展，器件的尺寸变得越来越小，通过等比例缩小来提高硅基MOSFET(金属氧化物半导体场效应晶体管)性能的方法受到越来越多物理、工艺的限制，在小尺寸的制造工艺下，应变硅(Strained Silicon，SSi)技术通过应力的引入使得器件的载流子迁移率有较大的提高，使得器件的输出电流得以提升，进而提高电路的性能，并且能够与现有Si工艺兼容，因此受到广泛地关注和研究，并被应用于集成电路的制造中。

目前氮化硅盖帽层技术在应变CMOS(互补金属氧化物半导体)中有着广泛应用。在CMOS集成电路制造中，经常会在芯片表面淀积压应变氮化硅盖帽层以提升PMOSFET性能，但该盖帽层往往会造成NMOSFET性能退化(引入压应变氮化硅盖帽层的CMOS剖面图如图1所示)。为了避免由于压应变氮化硅盖帽层所造成的NMOSFET性能退化的问题，工业界一般采用选择性刻蚀去掉NMOSFET表面压应变氮化硅盖帽层的方法来解决该问题，但这种方法又同时带来了工艺复杂性增加的问题，进而直接导致了工艺成本的增大及成品率的降低(刻蚀NMOSFET表面的压应变氮化硅盖帽层的CMOS剖面图如图2所示)。因此，要避免刻蚀NMOSFET表面压应变氮化硅盖帽层刻蚀工艺，应采取某种方式，能在不去除NMOSFET表面的压应变氮化硅盖帽层的情况下有效地抑制NMOSFET性能的下降，从而达到降低工艺复杂度的目的。

技术实现要素：

针对上述存在问题或不足，为解决目前CMOS集成电路中，在芯片表面淀积压应变氮化硅盖帽层提升PMOSFET性能时，须采用选择性刻蚀去掉NMOSFET表面压应变氮化硅盖帽层的方法来避免NMOSFET性能退化，从而带来的工艺复杂性增加的问题。本发明提供了一种具有表面应力调制结构的应变NMOSFET器件，可使上述压应变氮化硅盖帽层造成的NMOSFET性能退化得到有效抑制。采用该结构后，可避免刻蚀NMOSFET表面压应变氮化硅盖帽层，从而降低工艺复杂度。

该具有表面应力调制结构的应变NMOSFET器件，包括栅氧化层、栅极、两个侧墙、半导体衬底、源极、漏极、源区、漏区、两个轻掺杂漏区(LDD区)、两个绝缘介质层、两个浅槽隔离区及压应变氮化硅盖帽层。

源区与一个LDD区并列设置在半导体衬底上表面靠近源极位置，漏区与另一个LDD区并列设置在半导体衬底上表面靠近漏极位置，两个LDD区之间的半导体衬底上表面设置有栅氧化层，栅极设置在栅氧化层上方，栅极靠近源极和漏极的两侧各设置有一个侧墙，侧墙下表面与LDD区上表面相接触；两个浅槽隔离区分别与源区与漏区紧靠，其中填充有绝缘介质。

所述两个绝缘介质层分别紧靠设置于源区和漏区外侧表面，并且位于浅槽隔离区的正上方，在栅两侧到上述绝缘介质层之间的源区和漏区上方区域分别形成槽形结构，共计两个；压应变氮化硅盖帽层覆盖于包括上述槽形结构的整个器件上表面；两个绝缘介质层的厚度不低于0.5倍栅高。

进一步的，所述两个绝缘介质层为单层或多层结构，其材料选用二氧化硅、氮化硅或其他与CMOS工艺兼容的绝缘介质材料。

本发明采用表面应力调制结构来控制NMOSFET器件沟道区域内的应力，使其弛豫，从而抑制压应变氮化硅盖帽层对NMOSFET性能的不利影响。由于避免了对NMOSFET表面的压应变氮化硅盖帽层进行刻蚀，工艺复杂度得以降低。

对常规的采用压应变氮化硅盖帽层作为应力源的应变MOSFET器件而言，在源漏区域、侧墙以及栅极三个区域的氮化硅盖帽层共同作用下，器件沟道区域内形成了压应力。其中侧墙和栅极区的氮化硅盖帽层向沟道区域引入的应力类型为张应力，而源漏区的氮化硅盖帽层向沟道区域引入的应力类型为压应力。由于源漏区的氮化硅盖帽层在沟道区域引入的压应力大于侧墙、栅极引入的张应力，从而最终在沟道区域形成了压应力。

而本发明采用如图8所示的具有表面应力调制结构的应变NMOSFET后，由于紧靠NMOSFET源区、漏区外侧表面处的绝缘介质层(即表面应力调制结构)的存在，这改变了源漏区域的压应变氮化硅盖帽层原有的几何结构和力学特性，使得其在沟道内引入的压应力减小，这导致沟道区域内的力学平衡发生改变，使得器件沟道区域的压应力有了很大程度的弛豫。沟道区域内压应力的降低有效地抑制了NMOSFET性能的退化。

本发明的有益效果是，对于使用压应变氮化硅盖帽层来提升PMOSFET性能的CMOS集成电路而言，在采用具有上述表面应力调制结构的NMOSFET后，有效地抑制了压应变氮化硅盖帽层所造成的NMOSFET性能的下降。采用该结构可避免NMOSFET表面压应变氮化硅盖帽层刻蚀工艺，从而降低工艺的复杂度。

附图说明

图1为引入压应变氮化硅盖帽层的CMOS剖面图；

图2为刻蚀NMOSFET表面的压应变氮化硅盖帽层的CMOS剖面图；

图3为实施例中在半导体衬底上淀积氧化层和氮化层的剖视图；

图4为实施例中刻蚀浅槽结构的剖视图；

图5为实施例中形成浅槽隔离区的剖视图；

图6为实施例中在紧靠源漏外侧表面处形成两个绝缘介质层的剖视图；

图7为实施例中在形成绝缘介质层和浅槽隔离区的半导体衬底上生长栅氧化层、制作栅极、侧墙及进行栅源漏掺杂后的剖视图；

图8为实施例中的具有表面应力调制结构的应变NMOSFET中紧靠源区、漏区外侧表面的两个绝缘介质层为单层结构时的剖视图；

图9为实施例中的具有表面应力调制结构的应变NMOSFET中紧靠源区、漏区外侧表面的两个绝缘介质层为多层结构时的剖视图；

图10为45nm沟道长度下具有表面应力调制结构的应变NMOSFET与常规结构的应变NMOSFET的沟道应力分布示意图；

图11为具有表面应力调制结构的应变NMOSFET器件结构立体示意图；

附图标记：1-半导体衬底，2-栅氧化层，3-栅极，4-侧墙，5-源区，6-漏区，7-轻掺杂漏区，8-绝缘介质层，9-浅槽隔离区，10-压应变氮化硅盖帽层，11-表面应力调制结构，12-氧化层，13-氮化层。

具体实施方式

下面结合附图及实施例，详细描述本发明的技术方案。

如图8所示的具有表面应力调制结构的应变NMOSFET，包括栅氧化层2、栅极3、两个侧墙4、半导体衬底1、源极、漏极、源区5、漏区6、两个轻掺杂漏区(LDD区)7、两个绝缘介质层8、两个浅槽隔离区9及压应变氮化硅盖帽层10，其中，源区5与一个LDD区7并列设置在半导体衬底1上表面靠近源极位置，漏区6与另一个LDD区7并列设置在半导体衬底1上表面靠近漏极位置，两个LDD区7之间的半导体衬底1上表面设置有栅氧化层2，栅极3设置在栅氧化层2上方，栅极3靠近源极和漏极的两侧各设置有一个侧墙4，侧墙4下表面与LDD区7上表面相接触，两个浅槽隔离区9分别与源区5与漏区6紧靠，两个浅槽隔离区9中填充有绝缘介质，两个绝缘介质层8分别紧靠源区5、漏区6外侧表面，并且位于浅槽隔离区9的正上方，在栅3两侧到上述绝缘介质层8之间的源5和漏6上方区域分别形成两个槽形结构，并且在包括上述槽形结构的整个器件上表面覆盖有一层压应变氮化硅盖帽层10，压应变氮化硅盖帽层的厚度为70nm。

这里，表面应力调制结构的垂直高度，即紧靠源区、漏区外侧表面处的两个绝缘介质层的厚度不低于0.5倍栅高；所述表面应力调制结构中紧靠源区、漏区外侧表面的两个绝缘介质层可以为单层或者多层结构：两个绝缘介质层为单层结构时的剖视图如图8所示，两个绝缘介质层为多层结构时的剖视图如图9所示。

本例在CMOS工艺环境下，具有表面应力调制结构的应变NMOSFET的制作方法，包括如下步骤：

步骤1、在已掺杂的P型半导体衬底1上依次覆盖氧化层12和氮化层13，如图3所示；

步骤2、图形化刻蚀氮化层13、氧化层12和半导体衬底1，在半导体衬底1中形成一个浅槽结构，如图4所示；

步骤3、在已有浅槽结构的半导体衬底1上方淀积绝缘介质8，使得绝缘介质8填满整个槽，再对绝缘介质层8进行CMP处理，退火，最后湿法去氮化层13和氧化层12，从而形成浅槽隔离区9，如图5所示；

步骤4、在形成浅槽隔离区9的半导体衬底1的表面淀积一定厚度的绝缘介质层8，并对其进行图形化刻蚀，从而在半导体衬底1上方预定区域形成两个绝缘介质层8，如图6所示；

步骤5、对已形成浅槽隔离区9和两个绝缘介质层8的半导体衬底1进行离子注入确定两个有源区，两个有源区包括以后的源区5、漏区6及两个轻掺杂漏区7的位置；

步骤6、在两个有源区之间的半导体衬底1上生长栅氧化层2，并在其上淀积栅材料，刻蚀形成栅电极3，再形成侧墙4；

步骤7、利用栅自对准工艺对有源区进行两次N型离子注入，分别形成两个轻掺杂漏区7、源区5及漏区6，如图7所示；

步骤8、在整个器件上表面淀积一层本征压应变氮化硅盖帽层10，该本征压应变氮化硅盖帽层10的厚度为70nm，本征压应力为-1Gpa，如图8所示。

如图10，为在CMOS工艺环境下，对于采用压应变氮化硅盖帽层技术的45nm沟道长度的NMOSFET，具有表面应力调制结构的应变NMOSFET与常规结构的应变NMOSFET的沟道应力分布示意图。从沟道区的应力分布可以看出，具有表面应力调制结构的应变NMOSFET相对于常规结构的应变NMOSFET而言，表面应力调制结构能有效地弛豫NMOSFET沟道中的压应力，沟道区压应力弛豫的幅度约为常规结构的2/3。因此，使用如图8所示的具有表面应力调制结构的应变NMOSFET后，有效地抑制了压应变氮化硅盖帽层所造成的NMOSFET性能的下降。采用该结构可避免NMOSFET表面压应变氮化硅盖帽层刻蚀工艺，从而降低工艺的复杂度。