具有黑磷沟道层的低接触电阻率FinFET及其制备方法与流程

本发明属于半导体技术领域，特别是涉及一种具有黑磷沟道层的低接触电阻率FinFET及其制备方法。

背景技术：

随着半导体工艺的发展，20nm节点以下的FinFET(鳍式场效晶体管)存在漏率较高及消耗功率大等问题。为了抑制在特定缩比限制情况下的短沟道效应，沟道材料的厚度需要大约小于栅极长度的三分之一，以确保栅极对沟道载流子浓度进行有效的静电控制。譬如，5nm工艺节点中FinFET要求鳍片的厚度小于3nm，以确保可以对沟道进行有效的控制。目前，多数沟道材料(譬如Si、Ge、SiGe及III-V族材料)由于厚度较薄(一般为几个原子层厚度)且表面粗糙会导致对载流子的表面散射，从而存在迁移率退化的问题。

M.C.Chen等发明一种包括4nm厚的MOS2层FinFET结构，MOS2层通过CVD工艺生长而成，并经过氢气处理以改善接触电阻率。MOS2作为一种n型半导体材料，同样是一种先进的二维过渡金属硫化物，该材料层具有几个原子层的厚度，各原子层之间通过范德华力堆叠在一起。但目前对于PMOS器件并没有相应的二维材料来改善其接触电阻率。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有黑磷沟道层的低接触电阻率FinFET及其制备方法，用于解决现有技术中的FinFET由于沟道材料厚度较薄且表面粗糙会导致对载流子的表面散射，进而存在迁移率退化的问题。

为实现上述目的及其他相关目的，本发明还提供一种具有黑磷沟道层的低接触电阻率FinFET的制备方法，所述制备方法包括如下步骤：

1)提供半导体衬底，在所述半导体衬底表面形成背栅，并在所述背栅外围的所述半导体衬底表面形成衬底氧化层，所述背栅的顶部突出于所述衬底氧化层的上方；

2)在步骤1)得到的结构表面形成背栅氧化层，所述背栅氧化层覆盖所述背栅及所述衬底氧化层的表面；

3)在所述背栅氧化层表面形成黑磷沟道层；

4)在所述黑磷沟道层表面形成前栅结构，所述前栅结构横跨所述背栅，并沿垂直于所述背栅长度的方向延伸；

5)在所述前栅结构两侧的所述背栅上方形成源极及漏极，所述源极及漏极沿所述背栅的长度方向延伸。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的制备方法的一种优选方案，步骤1)中包括如下步骤：

1-1)提供所述半导体衬底；

1-2)在所述半导体衬底表面形成第一氧化层；

1-3)在所述第一氧化层表面形成金属块，所述金属块定义出所述背栅的位置及形状；

1-4)依据所述金属块刻蚀去除位于所述金属块两侧的所有所述第一氧化层及部分所述半导体衬底；

1-5)在步骤1-4)得到的结构表面形成第二氧化层，所述第二氧化层的上表面不低于所述金属块的上表面；

1-6)去除所述金属块、所述第一氧化层及部分所述第二氧化层，保留的所述第二氧化层即为所述衬底氧化层，自所述衬底氧化层底部延伸至所述衬底氧化层上方的所述半导体衬底部分即为所述背栅。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的制备方法的一种优选方案，步骤4)中包括如下步骤：

4-1)在所述黑磷沟道层表面形成氧化层；

4-2)在所述氧化层表面形成金属层；

4-3)刻蚀所述氧化层及所述金属层以形成包括前栅氧化层及位于所述前栅氧化层表面的金属栅极的所述前栅结构。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的制备方法的一种优选方案，步骤4)与步骤5)之间还包括在所述黑磷沟道表面后续要形成源漏极的位置形成源漏极界面间隙层的步骤。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的制备方法的一种优选方案，步骤4)与步骤5)之间还包括在位于所述背栅表面的所述前栅结构表面形成保护层的步骤，所述保护层位于所述源极与漏极之间，且完全包覆位于所述背栅表面的所述前栅结构。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的制备方法的一种优选方案，在位于所述背栅表面的所述前栅结构表面形成所述保护层之后，还包括在所述黑磷沟道表面后续要形成源漏极的位置形成源漏极界面间隙层的步骤。

本发明还提供一种具有黑磷沟道层的低接触电阻率FinFET，所述具有黑磷沟道层的低接触电阻率FinFET包括：

半导体衬底；

衬底氧化层，位于所述半导体衬底表面；

背栅，位于所述半导体衬底表面，所述背栅的顶部贯穿所述衬底氧化层，并延伸至所述衬底氧化层的上方；

背栅氧化层，覆盖所述背栅及所述衬底氧化层的表面；

黑磷沟道层，位于所述背栅氧化层表面；

前栅结构，位于所述黑磷沟道层表面，横跨所述背栅，并沿垂直于所述背栅长度的方向延伸；

源极及漏极，位于所述前栅结构两侧的所述背栅上方，并沿所述背栅的长度方向延伸。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的一种优选方案，所述前栅结构包括：

前栅氧化层，位于所述黑磷沟道层表面，横跨所述背栅，并沿垂直于所述背栅长度的方向延伸；

金属栅极，位于所述前栅氧化层表面。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的一种优选方案，还包括保护层，所述保护层位于所述源极与漏极之间，且完全包覆位于所述背栅表面的所述前栅结构。

作为本发明的具有黑磷沟道层的低接触电阻率FinFET的一种优选方案，还包括源漏极界面间隙层，位于所述黑磷沟道与所述源极及漏极之间。

如上所述，本发明的具有黑磷沟道层的低接触电阻率FinFET及其制备方法，具有以下有益效果：黑磷是一种层结构材料，在一个原子层中，一个黑磷原子与邻近的三个黑磷原子通过共价键相连接，形成褶皱蜂窝状结构，本发明的具有黑磷沟道层的低接触电阻率FinFET通过将黑磷形成沟槽材料层可以有效降低其接触电阻率；通过在黑磷沟道与源极及漏极之间形成源漏极界面间隙层，金属/源漏极界面间隙层/黑磷这样的结构可以减少FinFET的接触电阻率，源漏极界面间隙层可以减轻费米能级钉扎效应，并可以降低肖特基势垒高度。

附图说明

图1显示为本发明实施例一中提供的具有黑磷沟道层的低接触电阻率FinFET的制备方法的流程图。

图2至图24显示为本发明实施例一中提供的具有黑磷沟道层的低接触电阻率FinFET的制备方法中各步骤对应的结构示意图。

元件标号说明

10 半导体衬底

11 第一氧化层

12 金属块

13 第二氧化层

14 衬底氧化层

15 背栅

16 背栅氧化层

17 黑磷沟道层

18 氧化层

19 金属层

20 前栅结构

201 前栅氧化层

202 金属栅极

21 源极

22 漏极

23 源漏极界面间隙层

24 保护层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图24。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例二

请继续参阅图1，本实施例还提供一种具有黑磷沟道层的低接触电阻率FinFET的制备方法，所述制备方法包括如下步骤：

1)提供半导体衬底，在所述半导体衬底表面形成背栅，并在所述背栅外围的所述半导体衬底表面形成衬底氧化层，所述背栅的顶部突出于所述衬底氧化层的上方；

2)在步骤1)得到的结构表面形成背栅氧化层，所述背栅氧化层覆盖所述背栅及所述衬底氧化层的表面；

3)在所述背栅氧化层表面形成黑磷沟道层；

4)在所述黑磷沟道层表面形成前栅结构，所述前栅结构横跨所述背栅，并沿垂直于所述背栅长度的方向延伸；

5)在所述前栅结构两侧的所述背栅上方形成源极及漏极，所述源极及漏极沿所述背栅的长度方向延伸。

在步骤1)中，请参阅图1中的S1步骤及图2至图8，提供半导体衬底10，在所述半导体衬底10表面形成背栅15，并在所述背栅15外围的所述半导体衬底表面形成衬底氧化层14，所述背栅15的顶部突出于所述衬底氧化层14的上方。

作为示例，步骤1)中包括如下步骤：

1-1)提供所述半导体衬底10，如图2所示；所述半导体衬底10可以为但不仅限于硅衬底；

1-2)在所述半导体衬底10表面形成第一氧化层11，如图3所示；具体的，可以通过物理气相沉积法、化学气相沉积法或干氧化法在所述半导体衬底10表面形成所述第一氧化层11；优选地，本实施例中，采用干氧化法在所述半导体衬底10表面形成所述第一氧化层11，所述第一氧化层11的厚度可以为但不仅限于50nm～200nm；

1-3)在所述第一氧化层11表面形成金属块12，所述金属块12定义出所述背栅15的位置及形状，如图4所示；首先，通过物理气相沉积法在所述第一氧化层11表面形成一层金属层(未示出)；其次，在所述金属层表面形成图形化光刻胶(未示出)，所述图形化光刻胶定义出所述背栅15的位置及形状；然后，采用干法刻蚀工艺或湿法刻蚀工艺可是所述金属层以形成所述金属块12；最后，去除所述图形化光刻胶；

1-4)依据所述金属块12刻蚀去除位于所述金属块12两侧的所有所述第一氧化层11及部分所述半导体衬底10，如图5所示；具体的，可以采用感应耦合等离子体刻蚀工艺(ICP)刻蚀去除位于所述金属块12两侧的所有所述第一氧化层11及部分所述半导体衬底10；当然，在其他示例中，还可以采用其他的刻蚀工艺完成该步骤的刻蚀；

1-5)在步骤1-4)得到的结构表面形成第二氧化层13，所述第二氧化层13的上表面不低于所述金属块12的上表面，即所述第二氧化层13完全覆盖所述金属块12，如图6所示；具体的，可以采用PECVD(等离子体增强化学气相沉积法)或HDPCVD(高密度等离子体化学气相沉积法)在步骤1-4)得到的结构表面形成所述第二氧化层13；

1-6)去除所述金属块12、所述第一氧化层11及部分所述第二氧化层13，保留的所述第二氧化13层即为所述衬底氧化层14，自所述衬底氧化层14底部延伸至所述衬底氧化层14上方的所述半导体衬底10部分即为所述背栅15，如图7及图8所示，其中，图7为截面图，图8为图7对应的立体图；具体的，可以采用感应耦合等离子体刻蚀工艺(ICP)刻蚀去除所述金属块12、所述第一氧化层11及部分所述第二氧化层13。所述背栅15与后续形成的前栅结构共同作用，可以增强对沟道载流子浓度的控制，有效降低器件的接触电阻率。

在步骤2)中，请参阅图1中的S2步骤及图9至图10，其中，图9为截面图，图10为图9的立体图，在步骤1)得到的结构表面形成背栅氧化层16，所述背栅氧化层16覆盖所述背栅15及所述衬底氧化层14的表面。

作为示例，所述背栅氧化层16的材料为高k材料，即高介电常数材料；优选地，本实施例中，所述背栅氧化层16的材料可以为Al2O3或HfO2等等。

作为示例，可以采用ALD(原子层沉积工艺)、PECVD或MOCVD(金属有机化合物化学气相沉淀工艺)在步骤1)得到的结构表面形成所述背栅氧化层16。

在步骤3)中，请参阅图1中的S3步骤及图11至图12，其中，图11为截面图，图12为图11的立体图，在所述背栅氧化层16表面形成黑磷沟道层17。

作为示例，可以采用ALD、PECVD或MOCVD在所述背栅氧化层16表面形成所述黑磷沟道层17。黑磷是一种层结构材料，在一个原子层中，一个黑磷原子与邻近的三个黑磷原子通过共价键相连接，形成褶皱蜂窝状结构，通过将黑磷形成沟槽材料层可以有效降低其接触电阻率。

在步骤4)中，请参阅图1中的S4步骤及图13至图18，在所述黑磷沟道层17表面形成前栅结构20，所述前栅结构20横跨所述背栅15，并沿垂直于所述背栅15长度的方向延伸。

作为示例，步骤4)中包括如下步骤：

4-1)在所述黑磷沟道层17表面形成氧化层18，如图13及图14所示，其中，图13为截面示意图，图14为图13的立体图；所述氧化层18材料为高k材料，即高介电常数材料；优选地，本实施例中，所述氧化层18的材料可以为Al2O3或HfO2等等；可以采用ALD、PECVD或MOCVD在所述黑磷沟道层17表面形成所述氧化层18；

4-2)在所述氧化层18表面形成金属层19，如图15及图16所示，其中，图15为截面示意图，图16为图15的立体图；具体的，可以采用PVD在所述氧化层18表面形成所述金属层19；

4-3)刻蚀所述氧化层18及所述金属层19以形成包括前栅氧化层201及位于所述前栅氧化层201表面的金属栅极202的所述前栅结构20，如图17及图18所示，其中，图17为截面图，图18为图17的立体图；具体的，可以采用感应耦合等离子体刻蚀工艺刻蚀形成所述前栅结构20。

作为示例，如图19及图20所示，其中，图19为截面图，图20为图19的立体图，步骤4)之后还包括在位于所述背栅15表面的所述前栅结构20表面形成保护层24的步骤，所述保护层24位于后续要形成的源极与漏极之间，且完全包覆位于所述背栅15表面的所述前栅结构20。所述保护层24横跨所述背栅15。

作为示例，所述保护层24可以为二氧化硅层，可以采用PECVD工艺及光刻工艺形成所述保护层24。

作为示例，如图21及图22所示，其中，图21为截面图，图22为图21的立体图，步骤4)之后还包括在所述黑磷沟道层17与后续形成的源极及漏极的位置形成源漏极界面间隙层23的步骤，即所述源漏极界面间隙层23位于所述保护层24的两侧，且沿所述背栅15的长度方向延伸；亦即，所述源漏极界面间隙层23位于所述黑磷沟道层17与后续要形成的所述源极及漏极之间。通过在所述黑磷沟道层17与源极及漏极之间形成所述源漏极界面间隙层23，金属/源漏极界面间隙层/黑磷这样的结构可以减少FinFET的接触电阻率，所述源漏极界面间隙层23可以减轻费米能级钉扎效应，并可以降低肖特基势垒高度。

作为示例，所述源漏极界面间隙层23的材料可以为TiO2或MgO，可以采用ALD及光刻工艺形成所述源漏极界面间隙层23

需要说明的是，形成所述保护层24的步骤与形成所述源漏极界面间隙层23的步骤可以互换，即可以在完成步骤4)之后先形成所述保护层24，然后再形成所述源漏极界面间隙层23，也可以在完成步骤4)之后先形成所述源漏极界面间隙层23，然后再形成所述保护层24。

在步骤5)中，请参阅图1中的S5步骤及图23至图24，其中，图23为截面图，图24为立体图，在所述前栅结构20两侧的所述背栅15上方形成源极21及漏极22，所述源极21及漏极22沿所述背栅20的长度方向延伸。

作为示例，所述源极21及所述漏极22的材料可以为Ni或Co，可以采用PVD及光刻刻蚀工艺形成所述源极21及所述漏极22。

实施例二

请继续参阅图23及图24，本发明提供一种具有黑磷沟道层的低接触电阻率FinFET，所述具有黑磷沟道层的低接触电阻率FinFET由实施例一中所述的制备方法制得，所述具有黑磷沟道层的低接触电阻率FinFET包括：半导体衬底10；衬底氧化层14，所述衬底氧化层14位于所述半导体衬底10表面；背栅15，所述背栅15位于所述半导体衬底10表面，所述背栅15的顶部贯穿所述衬底氧化层14，并延伸至所述衬底氧化层14的上方；背栅氧化层16，所述背栅氧化层16覆盖所述背栅15及所述衬底氧化层14的表面；黑磷沟道层17，所述黑磷沟道层17位于所述背栅氧化层16表面；前栅结构20，所述前栅结构20位于所述黑磷沟道层17表面，横跨所述背栅15，并沿垂直于所述背栅15长度的方向延伸；源极21及漏极22，所述源极21及所述漏极22位于所述前栅结构20两侧的所述背栅15上方，并沿所述背栅15的长度方向延伸。

作为示例，所述前栅结构包括：前栅氧化层201，所述前栅氧化层201位于所述黑磷沟道层17表面，横跨所述背栅15，并沿垂直于所述背栅15长度的方向延伸；金属栅极202，所述金属栅极202位于所述前栅氧化层201表面。

作为示例，所述具有黑磷沟道层的低接触电阻率FinFET还包括保护层24，所述保护层24位于所述源极21与漏极22之间，且完全包覆位于所述背栅15表面的所述前栅结构20。

作为示例，所述具有黑磷沟道层的低接触电阻率FinFET还包括源漏极界面间隙层23，所述源漏极界面间隙层23位于所述黑磷沟道17与所述源极21及漏极22之间。

综上所述，本发明提供一种具有黑磷沟道层的低接触电阻率FinFET及其制备方法，所述制备方法包括如下步骤：1)提供半导体衬底，在所述半导体衬底表面形成背栅，并在所述背栅外围的所述半导体衬底表面形成衬底氧化层，所述背栅的顶部突出于所述衬底氧化层的上方；2)在步骤1)得到的结构表面形成背栅氧化层，所述背栅氧化层覆盖所述背栅及所述衬底氧化层的表面；3)在所述背栅氧化层表面形成黑磷沟道层；4)在所述黑磷沟道层表面形成前栅结构，所述前栅结构横跨所述背栅，并沿垂直于所述背栅长度的方向延伸；5)在所述前栅结构两侧的所述背栅上方形成源极及漏极，所述源极及漏极沿所述背栅的长度方向延伸。黑磷是一种层结构材料，在一个原子层中，一个黑磷原子与邻近的三个黑磷原子通过共价键相连接，形成褶皱蜂窝状结构，本发明的具有黑磷沟道层的低接触电阻率FinFET通过将黑磷形成沟槽材料层可以有效降低其接触电阻率；通过在黑磷沟道与源极及漏极之间形成源漏极界面间隙层，金属/源漏极界面间隙层/黑磷这样的结构可以减少FinFET的接触电阻率，源漏极界面间隙层可以减轻费米能级钉扎效应，并可以降低肖特基势垒高度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。