半导体结构及其形成方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅介质层；在所述栅介质层上形成功函数层；在所述功函数层上形成氧化层；在所述氧化层上形成阻挡层；在所述阻挡层上形成金属层；所述金属层与所述栅介质层、功函数层、氧化层以及阻挡层用于形成栅极结构。

可选的，所述功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN、AlN、TiN、TaN、TaSiN和TiSiN中的一种或几种。

可选的，所述氧化层为金属氧化层，且金属元素为所述功函数层的材料元素。

可选的，所述氧化层的材料为Al2O3、Ta2O5或TiO2。

可选的，所述氧化层的厚度为至

可选的，形成所述氧化层的工艺为原子层沉积工艺。

可选的，所述阻挡层的材料为TiN或TiSiN。

可选的，所述阻挡层的厚度为至

可选的，提供基底后，在所述基底上形成栅介质层之前，所述形成方法还包括：在所述基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区后，在所述伪栅结构两侧的基底上形成层间介质层，所述层间介质层覆盖所述伪栅结构侧壁；去除所述伪栅结构，在所述层间介质层中形成露出所述基底的开口；在所述基底上形成栅介质层、功函数层、氧化层和阻挡层的步骤中，在所述开口的底部和侧壁上依次形成栅介质层、功函数层、氧化层和阻挡层；在所述阻挡层上形成金属层的步骤中，在所述阻挡层上形成填充满所述开口的金属层，所述开口中的金属层、阻挡层、氧化层、功函数层和栅介质层构成栅极结构。

可选的，所述基底用于形成鳍式场效应管晶体管，所述基底包括衬底以及位于衬底上分立的鳍部；在所述基底上形成伪栅结构的步骤中，形成横跨所述鳍部且覆盖所述鳍部部分顶部和侧壁表面的伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区的步骤中，在所述伪栅结构两侧的鳍部内形成所述源漏掺杂区；在所述层间介质层中形成露出所述基底的开口的步骤中，所述开口贯穿所述层间介质层并露出所述鳍部。

相应的，本发明还提供半导体结构，包括：基底；位于所述基底上的栅极结构，所述栅极结构包括位于所述基底上的的栅介质层、位于所述栅介质层上的功函数层、位于所述功函数层上的氧化层、位于所述氧化层上的阻挡层、以及位于所述阻挡层上的金属层。

可选的，所述功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN、AlN、TiN、TaN、TaSiN和TiSiN中的一种或几种。

可选的，所述氧化层为金属氧化层，且金属元素为所述功函数层的材料元素。

可选的，所述氧化层的材料为Al2O3、Ta2O5或TiO2。

可选的，所述氧化层的厚度为至

可选的，所述阻挡层的材料为TiN或TiSiN。

可选的，所述阻挡层的厚度为至

可选的，所述半导体结构还包括位于所述基底上的层间介质层，所述层间介质层中具有露出所述基底的开口；所述栅极结构位于所述开口内，所述栅介质层位于所述开口的侧壁和底部上，所述功函数层位于所述开口内的栅介质层上，所述氧化层位于所述开口内的功函数层上，所述阻挡层位于所述开口内的氧化层上，所述金属层位于所述阻挡层上且填充满所述开口。

可选的，所述半导体结构为鳍式场效应管晶体管，所述基底包括衬底以及位于衬底上分立的鳍部；所述层间介质层中的开口贯穿所述层间介质层并露出部分所述鳍部；所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和侧壁表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在功函数层和阻挡层之间形成氧化层，由于氧化层为非晶化薄膜，金属层中的易扩散离子在氧化层中的扩散能力较弱，因此所述氧化层可以较好地阻挡所述易扩散离子扩散至所述功函数层中，使得所述功函数层的功函数值得以下降，从而可以降低所形成半导体结构的阈值电压，相比通过增加阻挡层厚度以提高阻挡效果的方案，所述氧化层可以避免所述阻挡层厚度增加对半导体器件电学性能的不良影响。

可选方案中，所述氧化层为金属氧化层，且金属元素为所述功函数层的材料元素，相比通过所述功函数层的自然氧化而形成氧化层的方案，本发明可以提高所述氧化层厚度和质量的可控性，且形成所述氧化层的工艺不会对所述功函数层产生损耗；此外，所述金属氧化层具有足够的导电性，且还可以避免出现引入杂质元素的问题，从而可以避免对半导体器件的电学性能产生不良影响。

本发明提供一种半导体结构，所述半导体结构的栅极结构包括位于所述功函数层和阻挡层之间的氧化层，由于氧化层为非晶化薄膜，所述氧化层可以较好地阻挡金属层中的易扩散离子扩散至所述功函数层中，使得所述功函数层的功函数值得以下降，以降低所述半导体结构的阈值电压，所述氧化层与所述半导体结构的阻挡层共同承担对所述功函数层的保护作用，因此所述氧化层可以避免所述阻挡层出现厚度过大的问题，从而可以避免所述阻挡层厚度过大对半导体器件电学性能的不良影响。

附图说明

图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

具体实施方式

由背景技术可知，半导体器件的电学性能仍有待提高。结合一种半导体结构的形成方法分析其原因。

所述形成方法包括：提供基底；在所述基底上形成栅介质层；在所述栅介质层上形成功函数层；在所述功函数层上形成阻挡层；在所述阻挡层上形成金属层；所述金属层与所述栅介质层、功函数层以及阻挡层用于形成栅极结构。

其中，所述阻挡层用于对所述金属层中的易扩散离子(例如F离子)起到阻挡作用，防止所述易扩散离子向所述功函数层内扩散，从而可以避免所形成半导体结构出现阈值电压增加的问题；且所述阻挡层的厚度对阈值电压的影响较为明显，当所述阻挡层的厚度过小时，所述阻挡层难以起到防止所述易扩散离子向所述功函数层内扩散的作用。因此，为了提高所述阻挡层的防扩散效果，需相应提高所述阻挡层的厚度；但是，所述阻挡层厚度的增加，相应又会引起所述栅极结构阻值上升的问题，从而导致阻挡层对改善半导体结构阈值电压的作用受到限制。

此外，在半导体结构的形成过程中，当所述功函数层和阻挡层之间出现破真空(vacuum break)现象时，所述功函数层表面容易被氧化，即部分厚度功函数层转化成氧化层，从而导致所述功函数层的厚度相应减小，进而引起半导体结构出现阈值电压增加的问题。

然而在实际形成过程中，当所述功函数层和阻挡层之间出现破真空现象时，反而出现了半导体结构阈值电压下降的现象。经研究发现，功函数层经氧化后，所形成的氧化层可以较好地阻挡所述易扩散离子扩散至所述功函数层中，所述防扩散性能弥补了功函数层厚度减小带来的影响，因此使得所述功函数层的功函数值下降，从而减小了所形成半导体结构的阈值电压。

也就是说，通过破真空现象形成氧化层的方法可以达到降低阈值电压的效果，但是，所述功函数层和阻挡层之间的破真空现象是不可控的，相应的，所形成氧化层的厚度和质量也难以控制，因此难以保证所述氧化层的防扩散性能；此外，破真空现象还会导致部分厚度功函数层的消耗，容易降低功函数层的质量。

为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅介质层；在所述栅介质层上形成功函数层；在所述功函数层上形成氧化层；在所述氧化层上形成阻挡层；在所述阻挡层上形成金属层；所述金属层与所述栅介质层、功函数层、氧化层以及阻挡层用于形成栅极结构。

本发明在功函数层和阻挡层之间形成氧化层，由于氧化层为非晶化薄膜，金属层中的易扩散离子在氧化层中的扩散能力较弱，因此所述氧化层可以较好地阻挡所述易扩散离子扩散至所述功函数层中，从而可以降低所形成半导体结构的阈值电压，相比通过增加阻挡层厚度以提高阻挡效果的方案，所述氧化层可以避免所述阻挡层厚度增加对半导体器件电学性能的不良影响。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

参考图1，提供基底。

本实施例中，所述基底用于形成鳍式场效应管晶体管，因此所述基底包括衬底100以及位于衬底100上分立的鳍部110。在其他实施例中，所述基底还可以用于形成平面晶体管，所述基底相应为平面基底。

所述基底可用于形成NMOS器件和PMOS器件中的一种或两种。本实施例中，所述基底仅用于形成NMOS器件。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

具体地，形成所述衬底100和鳍部110的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层(图未示)；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底100，位于所述衬底100表面的凸起作为鳍部110。

本实施例中，形成所述衬底100和鳍部110后，保留位于鳍部110顶部的硬掩膜层。所述硬掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部110顶部的作用。

需要说明的是，形成所述衬底100和鳍部110后，所述形成方法还包括：在相邻所述鳍部110之间的衬底100上形成隔离结构101，所述隔离结构101顶部低于所述鳍部110顶部。

所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

具体地，形成所述隔离结构101的工艺步骤包括：在相邻所述鳍部110之间的衬底100上填充满隔离膜，所述隔离膜顶部高于硬掩膜层(图未示)顶部；研磨去除高于所述硬掩膜层顶部的隔离膜；回刻蚀部分厚度的剩余隔离膜，暴露出鳍部110顶部以及部分侧壁，形成所述隔离结构101；去除所述硬掩膜层。

结合参考图1和图2，需要说明的是，形成所述隔离结构101后，所述形成方法还包括：在所述基底上形成伪栅结构120；在所述伪栅结构120两侧的基底内形成源漏掺杂区140；形成所述源漏掺杂区140后，在所述伪栅结构120两侧的基底上形成层间介质层150，所述层间介质层150覆盖所述伪栅结构120侧壁；去除所述伪栅结构120，在所述层间介质层150中形成露出所述基底的开口151。

所述伪栅结构120为后续形成半导体结构的栅极结构占据空间位置。所述伪栅结构120为单层结构或叠层结构。所述伪栅结构120包括伪栅层；或者所述伪栅结构120包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

具体地，形成所述伪栅结构120的步骤包括：在所述基底上形成伪栅膜；图形化所述伪栅膜，去除位于部分基底上的伪栅膜，形成所述伪栅结构120。本实施例中，形成所述伪栅结构120后，还在所述伪栅结构120的侧壁上形成侧墙130。

本实施例中，所述基底包括衬底100以及位于衬底100上分立的鳍部110，因此在所述基底上形成伪栅结构120的步骤中，形成横跨所述鳍部110且覆盖所述鳍部110部分顶部和侧壁表面的伪栅结构120。

所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。

本实施例中，所述基底用于形成NMOS器件，相应的，所述源漏掺杂区140的掺杂离子为N型离子，例如为P、As或Sb。在其他实施例中，例如所述基底用于形成PMOS器件时，所述源漏掺杂区的掺杂离子为P型离子，例如为B、Ga或In。

具体地，在所述伪栅结构120两侧的基底内形成源漏掺杂区140的步骤中，在所述伪栅结构120两侧的鳍部110内形成所述源漏掺杂区140。

本实施例中，所述层间介质层150顶部与所述伪栅结构120顶部齐平。具体地，形成所述层间介质层150的工艺步骤包括：在所述伪栅结构120两侧的衬底100上形成层间介质膜，所述层间介质膜覆盖所述伪栅结构120的顶部和侧壁，且所述层间介质膜顶部高于所述伪栅结构120顶部；去除高于所述伪栅结构120顶部的层间介质膜，形成所述层间介质层150。

所述层间介质层150的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层150的材料与所述伪栅结构120的材料不同，所述层间介质层150的材料为氧化硅。

本实施例中，采用干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺，去除所述伪栅结构120。由于所述刻蚀工艺对所述伪栅结构120具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述伪栅结构120的刻蚀速率大于对所述层间介质层150的刻蚀速率，从而在去除所述伪栅结构120时，可以减小对所述层间介质层150的损耗。

去除所述伪栅结构120后，所形成的开口151贯穿所述层间介质层150并露出部分所述鳍部110，所述开口151为后续形成栅极结构提供空间位置。

参考图3，在所述基底上形成栅介质层160。

具体地，形成所述栅介质层160的步骤包括：在所述开口151的底部和侧壁上形成栅介质层160，所述栅介质层160还覆盖所述层间介质层150顶部，所述栅介质层160横跨所述开口151内的鳍部110。

本实施例中，所述栅介质层160的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。

可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅介质层160。本实施例中，所述栅介质层160的材料为HfO2，采用原子层沉积工艺形成所述栅介质层160。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。

需要说明的是，在形成所述栅介质层160之前，所述形成方法还包括：在所述开口151底部形成界面层(IL，Interfacial Layer)(图未示)。

一方面，所述界面层可作为后续所形成栅极结构的一部分，与所述高k栅介质层160构成的叠层结构作为栅介质层；另一方面，所述界面层为形成所述高k栅介质层160提供良好的界面基础，从而提高所形成高k栅介质层160的质量，减小所述高k栅介质层160与鳍部110之间的界面态密度，且避免所述高k栅介质层160与鳍部110直接接触造成的不良影响。

所述界面层的材料可以为氧化硅或碳氮氧化硅；可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述界面层，还能够采用氧化工艺形成所述界面层。

本实施例中，所述界面层的材料为氧化硅。为了提高所述界面层与所述鳍部110之间的界面性能，采用热氧化(thermal oxidation)工艺，在所述开口151底部形成所述界面层；其中，热氧化工艺为干氧氧化或湿氧氧化。

相应的，形成所述栅介质层160的步骤中，在所述开口151侧壁以及开口151底部的界面层上形成所述栅介质层160。

结合参考图4，需要说明的是，形成所述栅介质层160后，所述形成方法还包括：在所述栅介质层160上形成盖帽层210。

本实施例中，所述盖帽层210不仅对所述栅介质层160起到保护作用，避免后续功函数层中的金属离子扩散至所述栅介质层160中；并且，还可以防止所述栅介质层160中的氧离子扩散至功函数层内，从而避免所述栅介质层160中氧空位含量增加的问题。

本实施例中，所述盖帽层210的材料为TiN，可以采用原子层沉积工艺形成所述盖帽层210。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaN，形成工艺还可以为采用物理气相沉积工艺或化学气相沉积工艺。

参考图5，在所述栅介质层160上形成功函数层170。

所述功函数层170用于调节晶体管的阈值电压。

具体地，在所述开口151内的所述栅介质层160上形成所述功函数层170。

所述功函数层170的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN、AlN、TiN、TaN、TaSiN和TiSiN中的一种或几种。

本实施例中，所述基底用于形成NMOS器件，相应的，所述功函数层170用于调节N型晶体管的阈值电压，所述功函数层170的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述功函数层170的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述功函数层170。

本实施例中，所述功函数层170的材料为TiAl，采用原子层沉积工艺在所述盖帽层210上形成所述功函数层170，所述功函数层170还位于所述盖帽层210顶部，且所述功函数层170具有良好的台阶覆盖性。

在其他实施例中，例如所述基底用于形成PMOS器件时，相应的，所述功函数层用于调节P型晶体管的阈值电压，所述功函数层的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述功函数层的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述功函数层。

参考图6，在所述功函数层170上形成氧化层220。

所述氧化层220用于防止后续所形成金属层中的易扩散离子扩散至所述功函数层170内，且防扩散效果较好，从而有利于降低所述功函数层170的功函数值，进而使得所形成半导体结构的阈值电压下降。

具体地，在所述开口151内的所述功函数层170上形成所述氧化层220。

需要说明的是，当所述功函数层170表面出现破真空(vacuum break)现象时，即所述功函数层170表面暴露在非真空环境中时，所述功函数层170表面容易被氧化，部分厚度功函数层170转化成氧化物材料层。

因此，为了避免杂质元素的引入，且为了保证所述氧化层220具有足够的导电能力，本实施例中，所述氧化层220为金属氧化层，且金属元素为所述功函数层170的材料元素。也就是说，所述氧化层220的材料与所述功函数层170经氧化转化而成的氧化物材料相同，且相比所述功函数层170经氧化而形成的氧化物材料层，所述氧化层220的厚度和质量的可控性较高，且形成所述氧化层220的工艺不会对所述功函数层170产生损耗。

本实施例中，所述功函数层170的材料为TiAl，且考虑到相比Ti，Al较容易被氧化，因此本实施例中，所述氧化层220的材料为Al2O3。在其他实施例中，所述氧化层中的金属元素还可以为所述功函数层中的其他材料元素；例如：所述氧化层的材料还可以为Ta2O5或TiO2。

此外，材料为Al2O3的氧化层220的功函数值较小，因此所述氧化层220可以进一步降低所述半导体结构的总功函数值，从而有利于降低所形成半导体结构的阈值电压。

需要说明的是，所述氧化层220的厚度不宜过小，也不宜过大。如果所述氧化层220的厚度过小，所述氧化层220对后续金属层中易扩散离子的阻挡效果较差，所述易扩散离子经所述氧化层220扩散至所述功函数层170内的概率较高，从而难以起到降低阈值电压的效果；如果所述氧化层220的厚度过大，相应占据所述开口151的空间过多，不利于后续金属层的形成。为此，本实施例中，所述氧化层220的厚度为至

本实施例中，采用原子层沉积工艺形成所述氧化层220，使所述氧化层220具有良好的台阶覆盖性。在其他实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述氧化层。

参考图7，在所述氧化层220上形成阻挡层230。

一方面，所述阻挡层230用于对所述功函数层170起到保护作用，后续在所述开口151中填充金属层时，所述阻挡层230可以防止所述金属层中的易扩散离子扩散至所述功函数层170内，从而有利于降低所述功函数层170的功函数值，进而使得所形成半导体结构的阈值电压下降；另一方面，金属层230在所述阻挡层230上的沉积效果较好，所述阻挡层230可以提高后续金属层的形成质量以及所述金属层在所述开口151中的粘附性。

具体地，在所述开口151内的所述氧化层220上形成所述阻挡层230。

本实施例中，所述阻挡层230的材料为TiN，可以采用原子层沉积工艺形成所述阻挡层230。在其他实施例中，所述阻挡层的材料还可以为TiSiN，形成工艺还可以为采用物理气相沉积工艺或化学气相沉积工艺。

需要说明的是，所述氧化层220和阻挡层230共同承担阻挡后续金属层中易扩散离子发生扩散的作用，因此，相比不形成所述氧化层220的方案，本实施例中，所述阻挡层230的厚度较小，从而有利于减小后续所形成栅极结构的阻值。

还需要说明的是，所述阻挡层230的厚度不宜过小，也不宜过大。如果所述阻挡层230的厚度过小，容易导致后续在所述开口151中填充金属层时，所述金属层的形成质量以及在所述开口151中的粘附性较差，且所述阻挡层230对所述金属层中易扩散离子的阻挡效果较差，不利于降低所述功函数层170的功函数值；如果所述阻挡层230的厚度过大，相应占据所述开口151的空间过多，不利于后续金属层的形成，且容易导致后续所形成栅极结构的阻值增大，从而对半导体器件的电学性能造成不良影响。为此，本实施例中，所述阻挡层230的厚度为至

参考图8，在所述阻挡层230上形成金属层180；所述金属层180与所述栅介质层160、功函数层170、氧化层220以及阻挡层230用于形成栅极结构。

本实施例中，在所述阻挡层230上形成填充满所述开口151(如图7所示)的金属层180，所述开口151中的金属层180、阻挡层230、氧化层220、功函数层170、盖帽层210以及栅介质层160构成栅极结构。

具体地，形成所述金属层180的工艺步骤包括：在所述开口151内填充满金属材料，所述金属材料顶部高于所述阻挡层230顶部；研磨去除高于所述层间介质层150顶部的金属材料形成所述金属层180，且还研磨去除高于所述层间介质层150顶部的阻挡层230、氧化层220、功函数层170、盖帽层210和栅介质层160。

本实施例中，所述金属层180的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。

需要说明的是，本实施例中，以后形成高k栅介质层后形成金属栅极(high k last metal gate last)的工艺为例进行说明。在其他实施例中，还能够采用先形成高k栅介质层后形成金属栅极(high k first metal gate last)的工艺，具体的，所述栅介质层位于基底的整个表面，形成所述栅介质层后，在所述栅介质层表面形成伪栅膜；图形化所述伪栅膜以及栅介质层，从而在图形化后的栅介质层上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述伪栅结构两侧的基底上形成层间介质层，所述层间介质层覆盖所述伪栅结构侧壁；去除所述伪栅结构，在所述层间介质层内形成露出所述栅介质层的开口；在所述栅介质层上形成填充满所述开口的金属层。

在另一实施例中，还能够采用先形成高k栅介质层先形成金属栅极(high k first metal gate first)的工艺。具体的，所述栅介质层位于基底的整个表面，在所述阻挡层上形成金属层后，所述形成方法还包括：图形化所述金属层、阻挡层、氧化层、功函数层和栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构两侧的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构侧壁。

本实施例中，在所述功函数层170和阻挡层230之间形成氧化层220，由于所述氧化层220为非晶化薄膜，所述金属层180中的易扩散离子(例如F离子)在氧化层220中的扩散能力较弱，因此所述氧化层220可以较好地阻挡所述易扩散离子扩散至所述功函数层170中，使得所述功函数层170的功函数值得以下降，从而可以降低所形成半导体结构的阈值电压，相比通过增加阻挡层230厚度以提高阻挡效果的方案，所述氧化层220可以避免所述阻挡层230厚度增加对半导体器件电学性能的不良影响。

继续参考图8，相应的，本发明还提供一种半导体结构，包括：

基底(未标示)；

位于所述基底上的栅极结构(未标示)，所述栅极结构包括位于所述基底上的栅介质层160、位于所述栅介质层160上的功函数层170、位于所述功函数层170上的氧化层220、位于所述氧化层220上的阻挡层230、以及位于所述阻挡层230上的金属层180。

所述半导体结构可以为NMOS器件和PMOS器件中的一种或两种。本实施例中，所述半导体结构为NMOS器件。

本实施例中，所述半导体结构为鳍式场效应管晶体管，相应的，所述基底包括衬底100以及位于衬底100上分立的鳍部110；相应的，所述栅极结构横跨所述鳍部110且覆盖所述鳍部110部分顶部和侧壁表面。在其他实施例中，所述半导体结构还可以为平面晶体管，相应的，所述基底还可以为平面基底。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

需要说明的是，所述半导体结构还包括：位于相邻所述鳍部110之间衬底100上的隔离结构101，所述隔离结构101顶部低于所述鳍部110顶部。所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

所述半导体结构还包括：位于所述栅极结构侧壁上的侧墙130；位于所述栅极结构两侧鳍部110内的源漏掺杂区140。

本实施例中，所述半导体结构为NMOS器件，相应的，所述源漏掺杂区140的掺杂离子为N型离子，例如为P、As或Sb。在其他实施例中，例如所述半导体结构为PMOS器件时，所述源漏掺杂区的掺杂离子为P型离子，例如为B、Ga或In。

需要说明的是，本实施例中，所述半导体结构还包括位于所述基底上的层间介质层150，所述层间介质层150中具有露出所述基底的开口151(如图7所示)。具体地，所述开口151贯穿所述层间介质层150并露出部分所述鳍部110。

因此，所述栅极结构位于所述开口151内，所述栅介质层160位于所述开口151的侧壁和底部上，所述功函数层170位于所述开口151内的栅介质层160上，所述氧化层220位于所述开口151内的功函数层170上，所述阻挡层230位于所述开口151内的氧化层220上，所述金属层180位于所述阻挡层230上且填充满所述开口151。

所述层间介质层150的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层150的材料为氧化硅。

所述栅介质层160的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述栅介质层160的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。

需要说明的是，所述半导体结构还包括：位于栅介质层160和鳍部110之间的界面层(IL，Interfacial Layer)(图未示)。

一方面，所述界面层作为所述栅极结构的一部分；另一方面，所述界面层用于提高所述栅介质层160与鳍部110之间的界面性能，还用于提高所述栅介质层160的形成质量。本实施例中，所述界面层的材料为氧化硅。在其他实施例中，所述界面层的材料还可以为碳氮氧化硅。

本实施例中，所述半导体结构还包括：位于所述栅介质层160和功函数层170之间的盖帽层210，所述盖帽层210不仅对所述栅介质层160起到保护作用，避免所述功函数层170中的金属离子扩散至所述栅介质层160中；并且，还可以防止所述栅介质层160中的氧离子扩散至所述功函数层170内，从而避免所述栅介质层160中氧空位含量增加的问题。

本实施例中，所述盖帽层210的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaN。

所述功函数层170用于调节晶体管的阈值电压。

所述功函数层170的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN、AlN、TiN、TaN、TaSiN和TiSiN中的一种或几种。

本实施例中，所述半导体结构为NMOS器件，相应的，所述功函数层170用于调节N型晶体管的阈值电压，所述功函数层170的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV；所述功函数层170的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。本实施例中，所述功函数层170的材料为TiAl。

在其他实施中，例如所述半导体结构为PMOS器件时，相应的，所述功函数层用于调节P型晶体管的阈值电压，所述功函数层的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述功函数层的材料可以为TiN、TaN、TaSiN和TiSiN中的一种或几种。

所述氧化层220用于防止所述金属层180中的易扩散离子(例如F离子)扩散至所述功函数层170内，且防扩散效果较好，从而有利于降低所述功函数层170的功函数值，进而使得所述半导体结构的阈值电压下降。

为了避免杂质元素的引入，且为了保证所述氧化层220具有足够的导电能力，本实施例中，所述氧化层220为金属氧化层，且金属元素为所述功函数层170的材料元素。也就是说，所述氧化层220的材料与所述功函数层170经氧化转化而成的氧化物材料相同，且相比所述功函数层170经氧化而形成的氧化物材料层，所述氧化层220的质量较好。

本实施例中，所述功函数层170的材料为TiAl，因此所述氧化层220的材料为Al2O3。在其他实施例中，所述氧化层中的金属元素还可以为所述功函数层中的其他材料元素；例如：所述氧化层的材料可以为Ta2O5或TiO2。

此外，材料为Al2O3的氧化层220的功函数值较小，因此所述氧化层220可以进一步降低所述半导体结构的总功函数值，从而有利于降低所述半导体结构的阈值电压。

需要说明的是，所述氧化层220的厚度不宜过小，也不宜过大。如果所述氧化层220的厚度过小，所述氧化层220对所述金属层180中易扩散离子的阻挡效果较差，所述易扩散离子经所述氧化层220扩散至所述功函数层170内的概率较高，从而难以起到降低阈值电压的效果；如果所述氧化层220的厚度过大，相应占据所述开口151的空间过多，容易导致所述金属层180的质量下降。为此，本实施例中，所述氧化层220的厚度为至

一方面，所述阻挡层230用于对所述功函数层170起到保护作用，所述阻挡层230可以防止所述金属层180中的易扩散离子扩散至所述功函数层170内，从而有利于降低所述功函数层170的功函数值，进而使所述半导体结构的阈值电压下降；另一方面，所述金属层180在所述阻挡层230上的沉积效果较好，所述阻挡层230可以提高所述金属层180的形成质量以及所述金属层180在所述开口151中的粘附性。

本实施例中，所述阻挡层230的材料为TiN。在其他实施例中，所述阻挡层的材料还可以为TiSiN。

需要说明的是，所述氧化层220和阻挡层230共同承担阻挡金属层180中易扩散离子发生扩散的作用，因此，相比不形成有所述氧化层220的方案，本实施例中，所述阻挡层230的厚度较小，从而有利于减小所述栅极结构的阻值。

还需要说明的是，所述阻挡层230的厚度不宜过小，也不宜过大。如果所述阻挡层230的厚度过小，容易导致所述金属层180的形成质量以及在所述开口151中的粘附性较差，且所述阻挡层230对所述金属层180中易扩散离子的阻挡效果较差，不利于降低所述功函数层170的功函数值；如果所述阻挡层230的厚度过大，相应占据所述开口151的空间过多，也容易导致所述金属层180的质量下降，且容易导致所述栅极结构的阻值增大，从而导致半导体器件的电学性能下降。为此，本实施例中，所述阻挡层230的厚度为至

本实施例中，所述金属层180的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。

本实施例所述半导体结构中，栅极结构包括位于所述功函数层170和阻挡层230之间的氧化层220，由于氧化层220为非晶化薄膜，所述氧化层220可以较好地阻挡所述金属层180中的易扩散离子(例如F离子)扩散至所述功函数层170中，使得所述功函数层170的功函数值得以下降，以降低所述半导体结构的阈值电压，所述氧化层220与所述半导体结构的阻挡层230共同承担对所述功函数层170的保护作用，因此所述氧化层220可以避免所述阻挡层230出现厚度过大的问题，从而可以避免所述阻挡层230厚度过大对半导体器件电学性能的不良影响。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。