半导体器件及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(finfet)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，现有技术形成的半导体器件的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部，鳍部具有在半导体衬底表面沿法线方向上层叠的若干层第一鳍部层，相邻两层第一鳍部层中还具有第二鳍部层；形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅极层；形成伪栅极结构之后，在伪栅极层侧壁形成第一侧墙；在伪栅极结构和第一侧墙两侧的鳍部内形成源漏凹槽；去除源漏凹槽侧壁的部分第二鳍部层，在相邻两层第一鳍部层之间形成第一鳍部凹槽和第二修正鳍部层；在第一鳍部凹槽内形成隔离层，所述隔离层侧壁和第一侧墙侧壁齐平；形成隔离层后，去除第一侧墙；在去除第一侧墙之后，在源漏凹槽内形成源漏掺杂层；形成源漏掺杂层之后，在半导体衬底上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；形成介质层后，去除伪栅极层和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第一鳍部层。

可选的，所述隔离层的形成步骤包括：在所述源漏凹槽和第一鳍部凹槽内形成初始隔离层；以所述第一侧墙和伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出源漏凹槽底部表面，形成所述隔离层。

可选的，所述初始隔离层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。

可选的，去除部分所述初始隔离层的工艺包括各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。

可选的，所述初始隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

可选的，形成所述鳍部的方法包括：在所述半导体衬底上形成鳍部材料膜，鳍部材料膜包括在半导体衬底表面法线方向上层叠的若干第一鳍部膜，相邻两层第一鳍部膜中还具有第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。

可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶锗硅或单晶硅。

可选的，所述伪栅极结构还包括：位于鳍部和伪栅极层之间的伪栅介质层以及第一侧墙和伪栅极层之间的第二侧墙。

可选的，去除伪栅极层和伪栅极结构覆盖的第二鳍部层的步骤包括：去除伪栅极层，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。

可选的，去除初始栅开口暴露出的第二鳍部层的工艺为各向同性的干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括hcl，稀释气体包括n2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。

可选的，形成所述隔离层后，形成源漏掺杂层之前，去除源漏凹槽侧壁暴露出的部分所述第一鳍部层，在相邻两侧第二鳍部层之间形成第二鳍部凹槽和第一修正鳍部层。

可选的，所述源漏掺杂层具有第二掺杂离子。

可选的，当所述半导体器件为p型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述第二掺杂离子为p型离子，包括硼离子、bf^2-离子或铟离子；当所述半导体器件为n型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二掺杂离子为n型离子，包括磷离子或砷离子。

可选的，所述栅极结构包括包围所述第一鳍部层的栅介质层和覆盖所述栅介质层的栅极层。

可选的，所述栅极结构还包括：包围栅开口底部暴露出的第一鳍部层的界面层，所述栅介质层覆盖界面层。

本发明还提供一种半导体器件，包括：半导体衬底；位于半导体衬底上的鳍部，鳍部具有在半导体衬底表面沿法线方向上层叠的若干层第一鳍部层；位于所述鳍部上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间；位于相邻第一鳍部层之间隔离层，所述隔离层与栅极结构相连，且隔离层侧壁相对于栅极结构的侧壁凸出；位于栅极结构两侧的鳍部内源漏掺杂层；位于半导体衬底、鳍部和栅极结构上的介质层，介质层覆盖栅极结构侧壁和源漏掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。

可选的，所述栅极结构包括包围所述第一鳍部层的栅介质层和覆盖所述栅介质层的栅极层。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体器件的形成方法中，在伪栅极结构侧壁形成了第一侧墙，后续形成的隔离层侧壁与第一侧墙侧壁齐平，第一侧墙作为隔离层的基础；后续在被伪栅极层覆盖的第二鳍部层的位置形成栅极结构，即伪栅极层限定了栅极结构的位置，栅极结构和源漏掺杂层之间通过隔离层相隔离，隔离层沿平行于沟道长度方向的尺寸，决定了栅极结构和源漏掺杂层之间的距离，隔离层增大了两者之间的距离，减小了二者之间的寄生电容，从而优化了半导体器件的性能。同时，形成了隔离层之后拿掉了第一侧墙，第一侧墙的位置后续会形成源漏掺杂层，增大了源漏掺杂层的体积，从而使得源漏掺杂层的表面积增大，减小了源漏掺杂层与后续形成的插塞之间的接触电阻，从而提高器件的性能。

进一步，被栅极结构覆盖的第一鳍部层为所要形成的半导体器件的沟道区，即沟道区与源漏掺杂层间的距离由第一鳍部层的宽度决定。通过选择性去除部分所述第一鳍部层，形成第二鳍部凹槽和第一修正鳍部层，在第二鳍部凹槽中形成了源漏掺杂层，源漏掺杂层与沟道间的距离为第一修正鳍部层的宽度，第一修正鳍部层宽度小于第一鳍部层宽度，沟道和源漏掺杂层间的距离减小，源漏掺杂层对沟道的应力增大，从而优化了半导体器件的性能。

附图说明

图1至图3是一种半导体器件形成过程的结构示意图；

图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术的半导体器件的性能较差。

图1至图3是一种半导体器件形成过程实施例的结构示意图。

参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和隔离结构101，鳍部110包括在半导体衬底100表面法线方向上交错层叠的若干第一鳍部层111和第二鳍部层112，第二鳍部层112位于相邻第一鳍部层111之间，隔离结构101覆盖部分鳍部110侧壁。

参考图2，形成横跨鳍部110的伪栅极结构120；去除伪栅极结构120两侧的部分鳍部110，在所述鳍部110内形成凹槽102。

参考图3，在所述凹槽102中外延形成源漏掺杂层150；形成源漏掺杂层150之后，去除伪栅极结构120和伪栅极结构120覆盖的第二鳍部层112，形成栅开口；在所述栅开口内形成栅极结构160，所述栅极结构还位于相邻第一鳍部层111之间。

所述栅开口用于形成栅极结构。所述栅开口由去除伪栅极结构120和伪栅极结构120覆盖的第二鳍部层112而形成，因此栅极结构能够环绕第一鳍部层111，栅极结构对沟道的控制能力增强。然而，位于第一鳍部层111之间的栅极结构与源漏掺杂层150相接触，栅极层与源漏掺杂层之间通过栅介质层隔离，栅极层和源漏掺杂层均为导电层，则栅极层和源漏掺杂层之间形成寄生电容。随着半导体技术的发展，半导体器件的关键尺寸越来越小，栅介质层厚度小，导致栅极层和源漏掺杂层之间的寄生电容较大，从而导致半导体器件形成较差。

本发明实施例，通过对在栅极结构和源漏掺杂层之间形成隔离层，增大二者之间的距离，从而减小二者之间的寄生电容，所述方法提高了半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。

请参考图4和图5，图5为沿图4中切割线m1-m1的剖面图，提供半导体衬底200，半导体衬底200上具有鳍部210，鳍部210具有在半导体衬底200表面沿法线方向上层叠的若干层第一鳍部层211，相邻两层第一鳍部层211中还具有第二鳍部层212。

所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。

形成所述鳍部210的方法包括：在所述半导体衬底200上形成鳍部材料膜，鳍部材料膜包括在半导体衬底200表面沿法线方向上层叠的若干第一鳍部膜，相邻两层第一鳍部膜中还具有第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。

第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅；或者所述第一鳍部层211的材料为单晶锗硅，所述第二鳍部层212的材料为单晶硅。

本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅。

继续参考图4和图5，在所述半导体衬底200上形成隔离结构201，隔离结构201覆盖鳍部210的部分侧壁。

所述隔离结构201的顶部表面低于鳍部210的顶部表面。所述隔离结构201的材料包括氧化硅。

形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖鳍部210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。

形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。

形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在半导体衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。

所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。

本实施例中，还包括：在形成所述隔离流体层之前，在所述鳍部210表面和隔离结构201表面形成保护层(未图示)；在回刻蚀隔离结构膜的同时回刻蚀保护层。

所述保护层的材料包括氧化硅或氮化硅。所述保护层的作用包括：在进行所述水汽退火的过程中，隔离水汽退火中氧和鳍部210，避免消耗鳍部210。

在一个实施例中，所述保护层的厚度为10埃～40埃。好处包括：隔离水汽退火中氧和鳍部210的效果较好；同时，不易使相邻鳍部210顶部的保护层连接在一起；提供给隔离结构膜在相邻鳍部210之间的空间较为充足。

形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅极结构本体和第二侧墙，所述伪栅极结构本体包括伪栅极层和位于鳍部和伪栅极层之间的伪栅介质层，第二侧墙位于伪栅极层与第一侧墙之间，覆盖伪栅极层侧壁。

请参考图6，形成横跨鳍部210的伪栅极结构本体，伪栅极结构本体覆盖鳍部210的部分顶部表面和部分侧壁表面。

形成所述伪栅极结构本体的步骤包括：在半导体衬底200上形成覆盖鳍部210部分顶部表面和部分侧壁表面的伪栅介质层202；在伪栅介质层202上形成伪栅极膜(未图示)；刻蚀所述伪栅极膜暴露出鳍部210上的伪栅介质层202，形成伪栅极层220，并且在鳍部210上形成所述伪栅极结构本体。

所述伪栅极结构本体括横跨鳍部210的伪栅介质层202和位于伪栅介质层202上的伪栅电极层220。具体的，伪栅介质层202位于隔离结构201的部分表面、且覆盖鳍部210的部分顶部表面和部分侧壁表面。

所述伪栅介质层202的材料为氧化硅。所述伪栅电极层220的材料为多晶硅。

所述伪栅极结构本体还包括位于伪栅极表面的伪栅保护层203，所述伪栅保护层203在后续形成源漏掺杂层时保护伪栅极层220，同时作为平坦化的停止层。

所述伪栅保护层203的材料包括氧化硅或氮化硅。

所述伪栅极结构还包括：位于鳍部和伪栅极层之间的伪栅介质层以及第一侧墙和伪栅极层之间的第二侧墙。

请参考图7，形成伪栅极结构本体之后，在伪栅极220和伪栅保护层203侧壁形成第二侧墙231；在第二侧墙231的侧壁形成第一侧墙241。

第二侧墙231位于伪栅极层220侧壁，所述第二侧墙231保护所述伪栅极层220侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。

第一侧墙241位于第二侧墙231侧壁；所述第一侧墙241位于第二侧墙231之上且覆盖第二侧墙231部分侧壁。

具体的，所述伪栅极结构包括：伪栅极结构本体和第二侧墙241，所述伪栅极结构本体包括伪栅极层220、位于伪栅极层202和鳍部210之间的伪栅介质层202和位于伪栅极层202顶部的伪栅保护层203，伪栅介质层202位于隔离结构201的部分表面、且覆盖鳍部210的部分顶部表面和部分侧壁表面，伪栅极层202和第二侧墙241位于伪栅介质层202表面。

在本实施例中，所述第二侧墙231和第一侧墙241未覆盖所述伪栅极层212的顶部表面。

所述第二侧墙231和第一侧墙241的形成步骤包括：在所述伪栅介质层202上形成第二侧墙材料层，所述第二侧墙材料层覆盖所述鳍部210的部分侧壁表面和部分顶部表面以及所述伪栅极层的侧壁和顶部表面；在所述第二侧墙材料层表面形成第一侧墙材料层，回刻蚀所述第一侧墙材料层和第二侧墙材料层，直至暴露出所述鳍部210上的伪栅介质层202和所述伪栅保护层203的顶部表面，在伪栅介质层202上形成覆盖于所述伪栅极层侧壁的第二侧墙231和第一侧墙241，第一侧墙241位于第二侧墙231之上且覆盖第二侧墙231的部分侧壁。

所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第二侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第二侧墙231的材料为氮化硅。

所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙241的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一侧墙241的材料为氧化硅。

所述第一侧墙241和第二侧墙231的材料不同，后续去除第一侧墙241时，可以采用对第一侧墙241的材料刻蚀选择比较大的刻蚀方案去除第一侧墙241的同时，减小对第二侧墙231的损伤。

本实施例中，回刻蚀所述第二侧墙材料层和第一材料层采用同一气体在同一步骤中完成。

其他实施例中，先回刻蚀所述第二侧墙材料层暴露出伪栅保护层203顶部的第一侧墙材料层和鳍部上的第一侧墙材料层，再回刻蚀所述第二侧墙材料层，暴露出伪栅保护层203顶部和鳍部上的伪栅介质层。

回刻蚀所述第二侧墙材料层的工艺为各向异性的干法刻蚀。所述干法刻蚀的工艺参数包括：采用的气体包括cf4气体、ch3f气体和o2，cf4气体的流量为5sccm～100sccm，ch3f气体的流量为8sccm～50sccm，o2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50w～300w，电压为30v～100v，时间为4秒～50秒。

回刻蚀所述第一侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数包括：采用含氟的气体(例如ch3f、ch2f2或chf3)、氩气和氧气，在刻蚀功率为200w-400w，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃-60℃。

所述第二侧墙231厚度为25埃～100埃。

第二侧墙限定的是源漏掺杂区的位置，第二侧墙厚度过厚，源漏掺杂层与沟道之间距离增长，对沟道的应力减弱，不利于器件的性能，第二侧墙厚度过薄，源漏掺杂层与栅极结构之间距离较近，二者之间寄生电容较大，器件性能不佳。

所述第一侧墙241厚度为20埃～60埃。

第一侧墙限定的是后续形成隔离层的位置，隔离层决定了源漏区与栅极层的距离，第一侧墙厚度太厚，源漏掺杂层与栅极结构之间较远，源漏掺杂层对沟道的应力减小，不利于器件的性能；第一侧墙厚度太薄，对源漏掺杂层的体积增大有限，对接触电阻的降低有限。

所述伪栅介质层202能够在回刻蚀所述第二侧墙材料层和第一侧墙材料层时保护第一侧墙241两侧的鳍部。所述第一侧墙和第二侧墙的厚度之和定义了后续形成的栅极结构和源漏掺杂层之间的距离。

参考图7，形成第二侧墙231和第一侧墙241之后，刻蚀去除伪栅极结构和第一侧墙241两侧的鳍部210，形成源漏凹槽204。

形成第一侧墙241后，以所述伪栅极结构和第一侧墙241为掩膜，刻蚀去除伪栅极结构和第一侧墙241两侧的鳍部210，形成源漏凹槽204。

源漏凹槽204为后续形成源漏掺杂层提供空间。

刻蚀去除伪栅极结构和第一侧墙241两侧的鳍部210的工艺为各项异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的流速为10sccm～1000sccm，ar的流速为10sccm～1000sccm。

参考图8，形成源漏凹槽204之后，去除部分第二鳍部层212，形成第二修正鳍部层213和第一鳍部凹槽250，所述第一鳍部凹槽250位于第二修正鳍部213两侧。

所述第一鳍部凹槽250位于相邻第一鳍部层211之间。所述第一鳍部凹槽为后续形成隔离层提供空间。

所述第二修正鳍部213的形成步骤包括：形成所述源漏凹槽204后，去除部分所述第二鳍部层212，形成第二修正鳍部层213，所述第二修正鳍部层213相对于第一鳍部层211向内凹陷，在第一鳍部层211之间形成第一鳍部凹槽250。

所述第二修正鳍部213的侧壁相对于所述伪栅极结构的侧壁凸出或者平齐。所述第二修正鳍部213具有沿鳍部延伸方向的第一宽度d1，所述伪栅极结构具有沿鳍部延伸方向的第二宽度d2；所述第一宽度d1大于或者等于所述第二宽度d2，所述第一宽度d1小于所述第二宽度d2和第一侧墙厚度以及第二侧墙厚度的总和。所述第一宽度为20nm～70nm，第二宽度为15nm～50nm。

所述第一宽度d1小于所述第二宽度d2，所述第二修正鳍部的宽度小于伪栅极层的宽度，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；所述第一宽度d1过大时，后续形成的隔离层距离较短，后续形成的栅极层和源漏掺杂层之间距离较近，二者之间的寄生电容较大。

去除部分所述第二鳍部层212的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中所述湿法刻蚀的参数包括：刻蚀液为hcl气体的溶液，温度为25摄氏度～300摄氏度，所述hcl气体的溶液的体积百分比为20％～90％。

本实施例中，第一鳍部层的材料为硅，第二鳍部层的材料为硅锗，所用用hcl刻蚀液才有好的选择比。

在第一鳍部凹槽内形成隔离层，所述隔离层侧壁和第一侧墙侧壁齐平。

所述隔离层的形成步骤包括：在所述源漏凹槽和第一鳍部凹槽内形成初始隔离层；以所述第一侧墙和伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出源漏凹槽底部表面，形成所述隔离层。具体请参考图9和图10。

参考图9，形成所述第二修正鳍部层213和第一鳍部凹槽250后，在所述伪栅极结构、鳍部210上和源漏凹槽204内形成初始隔离层205。

所述初始隔离层205为后续形成隔离层提供材料层。

所述初始隔离层205覆盖源漏凹槽204底部表面、伪栅极结构顶部表面和第二侧墙侧壁和顶部表面。所述初始隔离层205还覆盖源漏凹槽侧壁暴露出的鳍部210的第一鳍部层211和第二修正鳍部层213的侧壁。

所述初始隔离层205的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述初始隔离层205的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，采用原子层沉积工艺形成所述初始隔离层205，所述初始隔离层的材料为氮化硅。所述原子层沉积工艺参数包括：采用的气体为sih2cl2和nh3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。

原子层沉积工艺具有良好的阶梯覆盖性，成膜均匀，形成的隔离层，在鳍部凹槽内的填充效果好。

其他实施例中，所述初始隔离层205的形成工艺为化学气相沉积工艺，所述初始隔离层的材料为氧化硅。

请参考图10，形成初始隔离层205后，以所述第一侧墙241和伪栅极结构为掩膜刻蚀所述初始隔离层205直至暴露出源漏凹槽204底部表面，形成所述隔离层206。

所述隔离层206暴露出伪栅极结构顶部表面、第一侧墙241侧壁表面、源漏凹槽204中暴露出的第一鳍部层211的侧壁和源漏凹槽204底部部分表面。

去除部分所述初始隔离层205的步骤包括：回刻蚀所述初始隔离层205，暴露出伪栅极结构顶部表面和源漏凹槽204底部部分表面；以所述伪栅极结构和第一侧墙241为掩膜，刻蚀去除第一侧墙241侧壁和鳍部210侧壁的初始隔离层205，形成隔离层206。

回刻蚀所述初始隔离层205的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括cf4气体和chf3气体，cf4气体的流量为8sccm～500sccm，chf3气体的流量为30sccm～200sccm，腔室压强为10mtorr～2000mtorr，射频功率为100w～1300w，电压为80v～500v，时间为4秒～500秒。

本实施例中，刻蚀去除第一侧墙241侧壁和鳍部210侧壁的初始隔离层205的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括cf4气体、ch2f2气体和o2，cf4气体的流量为30sccm～200sccm，ch2f2气体的流量为8sccm～50sccm，o2的流量为2sccm～30sccm，腔室压强为10mtorr～2000mtorr，射频功率为100w～1000w，电压为30v～500v，时间为4秒～500秒。

其他实施例中，采用各向同性的干法刻蚀去除第一侧墙241侧壁和鳍部210侧壁的初始隔离层205。

第二修正鳍部层213的侧壁位置和第一侧墙241的侧壁位置决定了隔离层沿平行于沟道长度方向的尺寸，也决定了后续形成的栅极结构和源漏掺杂层之间的距离。

隔离层沿平行于沟道长度方向的尺寸为3nm～10nm。

隔离层宽度过窄，栅极结构和源漏掺杂层之间距离较近，二者之间寄生电容较大，隔离层宽度过宽，栅极结构和源漏掺杂层之间距离较远，源漏掺杂层对沟道区的应力较小，不利于器件性能。

所述隔离层206与第二修正鳍部213相连，隔离层206侧壁与第一鳍部层211侧壁齐平，后续在源漏凹槽204内形成源漏掺杂层后，所述隔离层206和源漏掺杂层相连，即隔离层位于源漏掺杂层和第二修正鳍部层213之间，后续会在第二修正鳍部层的位置形成栅极结构，则栅极结构与隔离层相连接，即栅极结构与源漏掺杂层通过隔离层隔离，二者之间距离增大，减小了栅极结构和源漏掺杂层之间的寄生电容，从而优化了半导体器件的性能。

在伪栅极结构本体侧壁形成了第二侧墙231和第一侧墙241，隔离层206侧壁与第一侧墙241侧壁齐平。

第一侧墙作为隔离层的基础；后续在被伪栅极层覆盖的第二鳍部层的位置形成栅极结构，即伪栅极层限定了栅极结构的位置，栅极结构和源漏掺杂层之间通过隔离层相隔离，隔离层沿平行于沟道长度方向的尺寸，决定了栅极结构和源漏掺杂层之间的距离，隔离层增大了两者之间的距离，减小了二者之间的寄生电容，从而优化了半导体器件的性能。

请参考图11，形成所述隔离层206后，去除源漏凹槽204侧壁暴露出的部分第一鳍部层211，在相邻两层第二修正鳍部层213形成第二鳍部凹槽251和第一修正鳍部层214。

所述第一修正鳍部层214相对于隔离层206向内凹陷，第一修正鳍部层213相对于第二修正鳍部层213凸出。

第二鳍部凹槽251位于相邻两层隔离层206之间。

所述第二鳍部凹槽251后续会填充源漏掺杂层，第二鳍部凹槽251与栅极结构的距离即为源漏掺杂层与栅极结构之间的距离，形成第二鳍部凹槽251后缩短了源漏掺杂层与栅极结构之间的距离，增大源漏掺杂层对沟道应力，提高了器件的性能。

所述第一修正鳍部214的侧壁相对于所述第二修正鳍部213的侧壁凸出。所述第一修正鳍部214具有沿鳍部延伸方向的第三宽度d3，所述第二修正鳍部213具有沿鳍部延伸方向的第一宽度d1；所述第三宽度d3大于或者等于所述第一宽度d1，所述第三宽度d3小于所述第二宽度d2和第一侧墙厚度和第二侧墙厚度的总和。所述第三宽度d3为30nm～100nm。

所述第三宽度d3小于所述第一宽度d1，所述第一修正鳍部214的宽度小于第二修正鳍部213的宽度，栅极结构和源漏掺杂层之间相连，栅极层与源漏掺杂层通过栅介质层隔离，二者之间寄生电容较大，器件性能变差；所述第三宽度d3过大时，后续形成的源漏掺杂层与沟道的距离较远，源漏掺杂层对沟道的应力减小。

被栅极结构261覆盖的第一鳍部层为所要形成的半导体器件的沟道区，即沟道区与源漏掺杂层间的距离由第一鳍部层中不被栅极结构覆盖的区域的宽度决定，然而栅极结构的宽度一定，则第一鳍部层的宽度决定了沟道区与源漏掺杂层之间的距离。通过去除部分所述第一鳍部层211，形成第二鳍部凹槽251和第一修正鳍部层214，后续在第二鳍部凹槽251中形成了源漏掺杂层，源漏掺杂层与沟道区间的距离为第一修正鳍部层的宽度，第一修正鳍部层宽度小于第一鳍部层宽度，沟道和源漏掺杂层间的距离减小，源漏掺杂层对沟道的应力增大，从而优化了半导体器件的性能。

第一修正鳍部214的侧壁相对于第二修正鳍部213的侧壁在沿鳍部延伸方向上平均凸出，凸出的距离为5nm～15nm，二者之间凸出的距离决定了沟道区和源漏掺杂区的距离，凸出的距离过小，栅极结构和源漏掺杂层之间距离较近，二者之间的寄生电容较大；凸出的距离过大，源漏掺杂层对沟道的应力减小，不利于器件的性能。

去除部分所述第一鳍部层211的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响。本实施例中所述湿法刻蚀的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。

本实施例中，第一鳍部层211的材料为硅，第二修正鳍部层213的材料为硅锗，所用四甲基氢氧化铵刻蚀液才有好的选择比。

请参考图12，形成所述第二鳍部凹槽251和第一修正鳍部层214后，去除伪栅极结构侧壁的第一侧墙241。

去除伪栅极结构两侧的第一侧墙241，为后续形成源漏掺杂层252提供了空间，使得所形成的源漏掺杂层252体积增大，从而表面积增大，减小了与后续形成的插塞之间的接触电阻，从而提高器件的性能。

去除第一侧墙241的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

本实施例中，去除第一侧墙241的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括cf4气体、ch3f气体和o2，cf4气体的流量为5sccm～100sccm，ch3f气体的流量为8sccm～50sccm，o2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50w～300w，电压为30v～100v，时间为4秒～50秒。

请参考图13，去除第一侧墙241后，在源漏凹槽204、第二鳍部凹槽251内形成源漏掺杂层252。

所述源漏掺杂层252具有第二掺杂离子。

形成所述源漏掺杂层252的工艺包括外延生长工艺；在源漏掺杂层252内掺杂第二掺杂离子的工艺为原位掺杂工艺。

当所述半导体器件为p型器件时，所述源漏掺杂层252的材料包括：硅、锗或硅锗；所述第二掺杂离子为p型离子，包括硼离子、bf^2-离子或铟离子；当所述半导体器件为n型器件时，所述源漏掺杂层252的材料包括：硅、砷化镓或铟镓砷；所述第二掺杂离子为n型离子，包括磷离子或砷离子。

本实施例中，所述半导体器件为p型器件，所述源漏掺杂层252的材料为硅，所述第二掺杂离子为硼离子。其他实施例中，所述半导体器件为n型器件，所述源漏掺杂层252的材料为硅，所述第二掺杂离子为磷离子。

请参考图14，形成源漏掺杂层252之后，在半导体衬底200、隔离结构201以及鳍部210上形成介质层270，所述介质层270覆盖第二侧墙231侧壁且暴露出伪栅极结构的顶部表面。

所述介质层270的材料包括氧化硅。

形成所述介质层270的步骤包括：在所述半导体衬底200、隔离结构201、以及鳍部210上形成介质材料膜(未图示)，介质材料层覆盖伪栅极结构顶部表面；平坦化所述介质材料膜直至暴露出伪栅极结构的顶部表面，形成所述介质层270。

形成所述介质材料膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。平坦化所述介质材料膜的工艺为化学机械研磨工艺或回刻蚀工艺。

继续参考图14，形成介质层之后，去除伪栅极层220和伪栅极结构本体覆盖的第二修正鳍部层213；在所述介质层270内形成栅开口260；所述栅开口260还位于相邻第一修正鳍部层214之间。

去除伪栅极层220和伪栅极结构本体覆盖的第二修正鳍部层213的步骤包括：去除伪栅极层和去除伪栅极层后暴露出的伪栅介质层202，在介质层中形成初始栅开口(未图示)；去除初始栅开口暴露出的第二修正鳍部层213，使初始栅开口形成所述栅开口260。

去除初始栅开口暴露出的第二修正鳍部层213的工艺为干法刻蚀工艺。

本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二修正鳍部层213的材料为单晶锗硅，去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括hcl，稀释气体包括n2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。

在去除初始栅开口暴露出的第二鳍部层213采用的干法刻蚀工艺中，刻蚀气体包括hcl，hcl气体的化学活性较好，和第二修正鳍部层213的反应速率较快，使干法刻蚀工艺对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比较大。

本实施例中，去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺，对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比值为50～200。

在去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中，若温度过高，刻蚀反应速率过快，刻蚀速率在各个区域的均匀性降低，导致第一鳍部层211表面粗糙度较大，后续将增加修复第一鳍部层211表面的难度。而干法刻蚀工艺采用温度为100摄氏度～200摄氏度，能够使反应速率较快，同时降低后续修复第一鳍部层211表面的难度。

请参考图15，形成栅开口260后，在所述栅开口260内形成栅极结构261，所述栅极结构261还位于相邻第一修正鳍部层214之间。

所述栅极结构261还位于相邻第一修正鳍部层214之间，具体的，栅极结构261还位于相邻第一修正鳍部层214之间。这样使栅极结构261环绕第一修正鳍部层214，增加了栅极结构261对沟道的控制能力。

所述栅极结构261包括包围所述第一修正鳍部层214的栅介质层(未图示)和覆盖所述栅介质层的栅电极层(未图示)。具体的，栅介质层位于栅开口260的侧壁和底部，栅介质层环绕第一修正鳍部层214，栅极层覆盖栅介质层。

本实施例中，所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。

所述栅极结构261还包括：包围栅开口底部暴露出的第一修正鳍部层214的界面层(未图示)，所述栅介质层覆盖界面层。

所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口260底部第一修正鳍部层214的表面。

本实施例中，还包括：在进行形成界面层的工艺和形成栅介质层材料的工艺后，且在进行形成栅电极层的材料之前，进行退火处理，以使界面层致密化。所述退火处理的温度在1000摄氏度以上，如1200摄氏度。

相应的，本实施例还提供一种采用上述方法形成的半导体器件，请参考图15，包括：半导体衬底200，位于半导体衬底200上的鳍部210，鳍部210具有在半导体衬底表面沿法线方向上层叠的若干层第一修正鳍部层214；位于所述鳍部210上的栅极结构261，所述栅极结构261还位于相邻两层第一修正鳍部层214之间；位于栅极结构261侧壁的第二侧墙231；位于相邻第一修正鳍部层214之间隔离层206，所述隔离层206与栅极结构261相连，且隔离层206侧壁相对于第二侧墙231侧壁凸出；位于栅极结构261和第二侧墙231两侧的鳍部内的源漏掺杂层252；位于半导体衬底200、鳍部210和栅极结构261上的介质层270，介质层270覆盖第二侧墙231侧壁和源漏掺杂层252侧壁和顶部表面，暴露出栅极结构261顶部表面。

所述半导体衬底200参照前述实施例的内容，不再详述。

所述栅极结构261的结构和位置参考前述实施例的内容，不再详述。

所述源漏掺杂层252的材料参照前述实施例。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。