半导体存储器广泛用于诸如移动计算装置、移动电话、固态驱动器、电子照相机、个人数字助理、医疗电子、服务器和非移动计算装置的各种电子装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器装置未连接到功率源(例如电池)时，非易失性存储器也允许储存或保留信息。
非易失性存储器的示例包含闪速存储器(例如nand型和nor型闪速存储器)、电可擦除可编程只读存储器(eeprom)、铁电存储器(例如feram)、磁阻存储器(例如mram)和相变存储器(例如pram)。近年来，非易失性存储器装置已经规模化以便于减少每位的成本。然而，随着工艺几何结构缩小，出现许多设计和工艺挑战。这些挑战包含增加存储器单元i-v特性中的变化性、降低存储器单元感测电流以及增加位线结算时间。
附图说明
图1a描绘了存储器系统和主机的实施例。
图1b描绘了存储器核心控制电路的实施例。
图1c描绘了存储器核心的实施例。
图1d描绘了存储器托架的实施例。
图1e描绘了存储器块的实施例。
图1f描绘了存储器托架的另一个实施例。
图2a描绘了图1f的存储器托架的示意图。
图2b描绘了存储器托架布置的示意图，其中跨越存储器块共享字线和位线，并且行解码器和列解码器二者是分离的。
图3a描绘了单片三维存储器阵列的部分的实施例。
图3b描绘了存储器阵列的子集和三维存储器阵列的示例的布局层。
图3c-3d描绘了交叉点存储器阵列的各种实施例。
图4a描绘了单片三维存储器阵列的部分的实施例。
图4b描绘了包含非易失性存储器材料的垂直条的单片三维存储器阵列的部分的实施例。
图5a-5d描绘了实施例单片三维存储器阵列的各种视图。
图6a-6l2是图5a-5d的单片三维存储器阵列的示例性制造期间的衬底部分的横截面视图。
具体实施方式
描述了单片三维存储器阵列的技术。特别地，通过使用牺牲多晶硅柱形成导电通孔。特别地，形成牺牲垂直取向的多晶硅柱，同时形成将用作垂直取向位线选择晶体管的垂直取向的多晶硅柱。将牺牲垂直取向的多晶硅柱移除以形成空隙。在孔隙上沉积导电材料以形成通孔。通孔可以用于在单片三维存储器阵列的材料层之间形成垂直导电连接件。
例如，行选择线可以包含第一部分和第二部分，其中行选择线的第一部分与行选择线的第二部分以一距离分离。在实施例中，字线接线(hookup)区域将与行选择线的第二部分分离的行选择线的第一部分分离。诸如尽管如上所述使用牺牲垂直取向的多晶硅柱的通孔，可以用于将行选择线的第一部分电耦接到行选择线的第二部分。
在一些实施例中，存储器阵列可以包含交叉点存储器阵列。交叉点存储器阵列可以是指存储器阵列，其中双端子存储器单元放置在控制线中布置在第一方向上的第一集合(诸如字线)和控制线的第二集合(诸如位线)的相交处，该第二集合布置在垂直于第一方向的第二方向上。双端子存储器单元可以包含诸如相变材料、铁电材料或金属氧化物(例如镍氧化物或铪氧化物)的阻抗切换材料。在一些情况下，在交叉点存储器阵列中的每一个存储器单元可以与转向元件或隔离元件(诸如二极管)串联放置以降低漏电流。尤其因为漏电流可以在偏置电压和温度之上变化很大，所以在存储器单元不包含隔离元件的交叉点存储器阵列中，控制并且最小化漏电流可以是重要问题。
在一个实施例中，非易失性储存系统可以包含非易失性存储器单元的一个或多个二维阵列。二维存储器阵列内的存储器单元可以形成存储器单元的单层并且可以是在x和y方向上所选择的通孔控制线(例如字线和位线)。在另一个实施例中，非易失性储存系统可以包含一个或多个单片三维存储器阵列，其中存储器单元的两个或更多个层可以形成在单个衬底上方而不含任何介于中间的衬底。在一些情况下，三维存储器阵列可以包含存储器单元中位于衬底上方和与衬底正交的一个或多个垂直列。在一个示例中，非易失性储存系统可以包含具有位线或者与半导体衬底正交布置的位线的存储器阵列。衬底可以包含硅衬底。存储器阵列可以包含可重复写入的非易失性存储器单元，其中每个存储器单元包含可逆电阻切换元件而不含与可逆电阻切换元件串联的隔离元件(例如没有与可逆电阻切换元件串联的二极管)。
在一些实施例中，非易失性储存系统可以包含非易失性存储器，该非易失性存储器单片地形成在存储器单元的阵列的一个或多个物理级别中，该一个或多个物理级别具有设置在硅衬底上方的有源区。非易失性储存系统还可以包含与存储器单元的操作相关联的电路(例如解码器、状态机、页寄存器或控制存储器单元的读取或编程的控制电路)。与存储器单元的操作相关联的电路可以位于衬底上方或者衬底内部。
在一些实施例中，非易失性储存系统可以包含单片三维存储器阵列。单片三维存储器阵列可以包含存储器单元的一个或多个级别。在存储器单元的一个或多个级别中的第一级别内的每个存储器单元可以包含位于衬底上方的有源区(例如，在单晶体衬底或单晶硅衬底上方)。在一个示例中，有源区可以包含半导体结(例如pn结)。有源区可以包含晶体管的源极或漏极区域的部分。在另一个示例中，有源区可以包含晶体管的沟道区域。
图1a描绘了存储器系统100和主机102的一个实施例。存储器系统100可以包含与主机102(例如移动计算装置)接合的非易失性储存系统。在一些情况下，存储器系统100可以嵌入在主机102内。在其他情况下，存储器系统100可以包含存储器卡。如所描绘的，存储器系统100包含存储器芯片控制器104和存储器芯片106。尽管描绘了单个存储器芯片106，但是存储器系统100可以包含多于一个存储器芯片(例如四个、八个或其他数量的存储器芯片)。存储器芯片控制器104可以从主机102接收数据和命令，并且将存储器芯片数据提供到主机102。
存储器芯片控制器104可以包含一个或多个状态机、页寄存器、sram和控制存储器芯片106的操作的控制电路。一个或多个状态机、页寄存器、sram和控制存储器芯片106的操作的控制电路可以称为管理或控制电路。管理或控制电路可以促使诸如形成、擦除、编程或读取操作之类的一个或多个存储器阵列操作。
在一些实施例中，促进一个或多个存储器阵列操作的管理或控制电路(或管理或控制电路的部分)可以集成在存储器芯片106中。存储器芯片控制器104和存储器芯片106可以布置在单个集成电路上。在其他实施例中，存储器芯片控制器104和存储器芯片106可以布置在不同的集成电路上。在一些情况下，存储器芯片控制器104和存储器芯片106可以集成在系统板、逻辑板或pcb上。
存储器芯片106包含存储器核心控制电路108和存储器核心110。存储器核心控制电路108可以包含以下逻辑电路：控制存储器核心110内的存储器块(或阵列)的选择，控制电压参考的生成以将特定存储器阵列偏置到读取或写入状态中，或者生成行地址和列地址。
存储器核心110可以包含存储器单元的一个或多个二维阵列或者存储器单元的一个或多个三维阵列。在一个实施例中，存储器核心控制电路108和存储器核心110布置在单个集成电路上。在其他实施例中，存储器核心控制电路108(或存储器核心控制电路108的部分)和存储器核心110可以布置在不同的集成电路上。
当主机102将指令发送到存储器芯片控制器104时，可以初始化存储器操作，该指令指示了主机102将要从存储器系统100读取数据或将数据写入到存储器系统100。在写入(或编程)操作的事件下，主机102将向存储器芯片控制器104发送写入命令和待写入数据二者。可以由存储器芯片控制器104缓存待写入数据，并且可以与待写入数据对应地生成错误校正代码(ecc)。可以将ecc数据(其允许数据在发送或储存期间发生来检测和/或校正)写入到存储器核心110或者储存在存储器芯片控制器104内的非易失性存储器中。在一个实施例中，可以生成ecc数据并且数据错误由存储器芯片控制器104内的电路来校正。
存储器芯片控制器104控制存储器芯片106的操作。在一个示例中，在将写入操作发布到存储器芯片106之前，存储器芯片控制器104可以检查状态寄存器，以确保存储器芯片106能够接受待写入的数据。在另一个示例中，在将读取操作发布到存储器芯片106之前，存储器芯片控制器104可以预先读取与待读取的数据相关联的开销信息。开销信息可以包含与待读取的数据相关联的ecc数据或者对存储器芯片106内的新存储器位置重定向指示器，在该存储器芯片106中读取所请求的数据。一旦读取或写入操作由存储器芯片控制器104初始化，存储器核心控制电路108可以生成存储器核心110内的字线和位线的适当偏置电压，并且生成适当存储器块、行和列地址。
在一些实施例中，一个或多个管理或控制电路可以用于控制存储器阵列的操作。一个或多个管理或控制电路可以将控制信号提供到存储器阵列以在存储器阵列上进行读取操作和/或写入操作。在一个示例中，一个或多个管理或控制电路可以包含以下的任何一个或者组合：控制电路、状态机、解码器、感测放大器、读取/写入电路、和/或控制器。一个或多个管理或控制电路可以进行或促进包含擦除、编程或读取操作之类的一个或多个存储器阵列操作。在一个示例中，一个或多个管理电路可以包含片上存储器控制器以确定行和列地址、字线和位线地址、存储器阵列使能信号和数据锁存信号。
图1b描绘了存储器核心控制电路108的一个实施例。如所描绘的，存储器核心控制电路108包含(如下文详细描述的)地址解码器120、所选择的控制线的电压发生器122、未选择的控制线的电压发生器124和参考信号的信号发生器126。控制线可以包含字线、位线或者字线和位线的组合。所选择的控制线可以包含所选择的字线和/或所选择的位线，其用于将存储器单元放置到所选择的状态中。未选择的控制线可以包含未选择的字线和/或未选择的位线，其用于将存储器单元放置到未选择的状态中。
地址解码器120可以生成存储器块地址，以及特定存储器块的行地址和列地址。所选择的控制线的电压发生器(或电压调节器)122可以包含生成所选择的控制线电压的一个或多个电压发生器。未选择的控制线的电压发生器124可以包含生成未选择的控制线电压的一个或多个电压发生器。参考信号的信号发生器126可以包含生成参考电压的一个或多个电压发生器和/或生成参考电流的一个或多个电流发生器。
图1c-1f描绘了存储器核心组织的实施例，其包含具有多个存储器托架的存储器核心，并且每个存储器托架具有多个存储器块。尽管公开了存储器核心组织，其中存储器托架包含存储器块，并且存储器块包含存储器单元的组，但是还可以以本文所描述的技术来使用其他组织或分组。
图1c描绘了图1a中存储器核心110的一个实施例。如所描绘的，存储器核心110包含存储器托架130和存储器托架132。在一些实施例中，对于不同的实现方式每存储器核心的存储器托架数量可以不同。例如，存储器核心可以仅包含单个存储器托架或多个存储器托架(例如16个或存储器托架的其他数量)。
图1d描绘了图1c中存储器托架130的一个实施例。如所描绘的，存储器托架130包含存储器块140-144和读取/写入电路146。在一些实施例中，对于不同的实现方式每存储器托架的存储器块数量可以不同。例如，存储器托架可以包含一个或多个存储器块(例如每存储器托架32个或存储器块的其他数量)。读取/写入电路146包含存储器块140-144内的读取和写入存储器单元的电路。
如所描绘的，读取/写入电路146可以在存储器托架内跨越多个存储器块共享。这允许芯片面积减小，因为读取/写入电路146的单个组可以用于支持多个存储器块。然而，在一些实施例中，仅单个存储器块可以在特定时间电耦合到读取/写入电路146以避免信号冲突。
在一些实施例中，读取/写入电路146可以用于将一个或多个数据页写入到存储器块140-144中(或者到存储器块的子集中)。存储器块140-144内的存储器单元可以允许页的直接重写(即表示页或页的部分的数据可以写入到存储器块140-144中而不需要在写入数据之前在存储器单元上进行擦除或重设操作)。
在一个示例中，图1a中的存储器系统100可以接收写入命令，该写入命令包含目标地址和将要写入到目标地址的数据的集合。存储器系统100可以进行写入前读取(rbw)操作以读取目前储存在目标地址的数据和/或以在进行将数据的集合写入到目标地址的写入操作之前获取开销信息(例如ecc信息)。
在一些情况下，读取/写入电路146可以用于将特定存储器单元编程在三个或更多个数据/电阻状态中的一个(即特定存储器单元可以包含多级别存储器单元)。在一个示例中，读取/写入电路146可以施加跨越特定存储器单元的第一电压差(例如2v)以将特定存储器单元编程到三个或更多个数据/电阻状态中的第一状态，或者施加跨越特定存储器单元的第二电压差(例如1v)，该电压小于第一电压差以将特定存储器单元编程到三个或更高多个数据/电阻状态中的第二状态。
施加跨越特定存储器单元的较小电压差可以引起以比在施加较大电压差时的较低速率来部分编程或编程特定存储器单元。在另一个示例中，读取/写入电路146可以施加跨越特定存储器单元的第一电压差达第一时间段(例如150ns)，以将特定存储器单元编程到三个或更多个数据/电阻状态中的第一状态中，或者施加跨越特定存储器单元的第一电压差达小于第一时间段的第二时间段(例如50ns)。接着存储器单元验证阶段，一个或多个编程脉冲可以用于将特定存储器单元编程在正确状态下。
图1e描绘了图1d中存储器块140的一个实施例。如所描绘的，存储器块140包含存储器阵列150、行解码器152和列解码器154。存储器阵列150可以包含存储器单元的具有连续字线和位线的连续组。存储器阵列150可以包含存储器单元的一个或多个层。存储器阵列150可以包含二维存储器阵列或三维存储器阵列。
在适当的时候(例如当在存储器阵列150中读取或写入存储器单元时)，行解码器152解码行地址并且选择存储器阵列150中的特定字线。列解码器154解码列地址并且选择存储器阵列150中的一个或多个位线以电耦合到读取/写入电路，诸如图1d中的读取/写入电路146。在一个实施例中，字线数量是每存储器层4k、位线数量是每存储器层1k，并且存储器层数量为4，以提供包含16m存储器单元的存储器阵列150。
图1f描绘了存储器托架134的一个实施例。存储器托架134是图1d中存储器托架130的替代性实现方式的一个示例。在一些实施例中，行解码器、列解码器以及读取/写入电路可以在存储器阵列之间分离或共享。如所描绘的，因为行解码器152b控制存储器阵列150a和150b二者中的字线，所以在存储器阵列150a和150b之间共享行解码器152b(即，共享由行解码器152b所驱动的字线)。
行解码器152a和152b可以分离，使得存储器阵列150a中的偶数字线由行解码器152a驱动并且存储器阵列150a中的奇数字线由行解码器152b驱动。行解码器152c和152b可以分离使得存储器阵列150b中的偶数字线由行解码器152c驱动并且存储器阵列150b中的奇数字线由行解码器152b驱动。
列解码器154a和154b可以分离，使得存储器阵列150a中的偶数位线由列解码器154b驱动并且存储器阵列150a中的奇数位线由列解码器154b驱动。列解码器154c和154d可以分离，使得存储器阵列150b中的偶数位线由列解码器154d驱动并且存储器阵列150b中的奇数位线由列解码器154c驱动。
由列解码器154a和列解码器154c控制的所选择的位线可以电耦合到读取/写入电路146a。由列解码器154b和列解码器154d控制的所选择的位线可以电耦合到读取/写入电路146b。在将列解码器分离时，将读取/写入电路分离到读取/写入电路146a和146b中可以允许存储器托架的更有效布局。
图2a描绘了对应于图1f中的存储器托架134的示意图(包含字线和位线)的一个实施例。如所描绘的，字线wl1、wl3、和wl5共享在存储器阵列150a和150b之间并且由图1f的行解码器152控制。字线wl0、wl2、wl4、和wl6从存储器阵列150a的左侧来驱动并且由图1f的行解码器152a来控制。字线wl14、wl16、wl18、和wl20从存储器阵列150b的右侧来驱动并且由图1f的行解码器152c来控制。
位线bl0、bl2、bl4、和bl6从存储器阵列150a的底部来驱动并且由图1f的行解码器154b来控制。位线bl1、bl3、和bl5从存储器阵列150a的顶部来驱动并且由图1f的行解码器154a来控制。位线bl7、bl9、bl11、和bl13从存储器阵列150b的底部来驱动并且由图1f的列解码器154d来控制。位线bl8、bl10、和bl12从存储器阵列150b的顶部来驱动并且由图1f的列解码器154c来控制。
在一个实施例中，存储器阵列150a和150b可以包含取向在与支撑衬底水平的水平面中的存储器层。在另一个实施例中，存储器阵列150a和150b可以包含取向在与支撑衬底垂直的垂直面(即该垂直面垂直于支撑衬底)中的存储器层。
图2b描绘了对应于存储器托架布置的示意图(包含字线和位线)的一个实施例，其中跨越存储器块共享字线和位线，并且行解码器和列解码器二者是分离的。因为单个行解码器和/或列解码器可以用于支撑两个存储器阵列，所以共享字线和/或位线有助于降低布局面积。
如所描绘的，字线wl1、wl3、和wl5共享在存储器阵列150a和150b之间，并且字线wl8、wl10和wl12共享在存储器阵列150c和150d之间。位线bl1、bl3、和bl5共享在存储器阵列150a和150c之间，并且位线bl8、bl10和bl12共享在存储器阵列150b和150d之间。
行解码器分离，使得字线wl0、wl2、wl4、和wl6从存储器阵列150a的左侧来驱动并且字线wl1、wl3、和wl5从存储器阵列150a的右侧来驱动。同样地，字线wl7、wl9、wl11、和wl13从存储器阵列150c的左侧来驱动并且字线wl8、wl10、和wl12从存储器阵列150c的右侧来驱动。
列解码器分离，使得位线bl0、bl2、bl4、和bl6从存储器阵列150a的底部来驱动并且位线bl1、bl3、和bl5从存储器阵列150a的顶部来驱动。同样地，位线bl21、bl23、bl25、和bl27从存储器阵列150d的顶部来驱动并且位线bl8、bl10、和bl12从存储器阵列150d的底部来驱动。分离行解码器和/或列解码器还有助于缓解布局限制(例如行解码器节距可以缓解2x因为分离列解码器仅需要驱动每隔一个位线来代替每个位线)。
图3a描绘了单片三维存储器阵列300的部分的一个实施例，该单片三维存储器阵列300的部分包含第一存储器级别302和位于第一存储器级别302之上的第二存储器级别304。存储器阵列300是图1e中存储器阵列150的实现方式的一个示例。位线306和308布置在第一方向上，并且字线310布置在垂直于第一方向的第二方向。如所描述的，第一存储器级别302的上部导体可以用作第二存储器级别304的下部导体。在具有附加的存储器阵列层的存储器阵列中，将存在对应的位线和字线的附加层。
存储器阵列300包含多个存储器单元312。存储器单元312可以包含可重写的存储器单元，并且可以包含非易失性存储器单元或易失性存储器。相对于第一存储器级别302，存储器单元312的第一部分是在位线306和字线310之间并且连接到位线306和字线310。相对于第二存储器级别304，存储器单元312的第二部分是在位线308和字线310之间并且连接到位线306和字线310。在一个实施例中，每个存储器单元312包含转向元件(例如二极管)和存储器单元(即状态改变元件)。
在一个示例中，第一存储器级别302的二极管可以朝上指向如箭头a1所指示的二极管(例如具有在二极管底部处的p区域)，然而第二存储器级别304的二极管可以朝下指向如箭头a2所指示的二极管(例如具有在二极管底部处的n区域)，反之亦然。在另一个实施例中，每个存储器单元312仅包含状态改变元件。缺乏来自存储器单元的二极管(或其他转向元件)可以降低工艺复杂度并且降低与制造存储器阵列相关联的成本。
在一个实施例中，存储器单元312包含可重写非易失性存储器单元，其包含可逆电阻切换元件。可逆电阻切换元件可以包含可逆电阻切换材料，其具有可以在两个或更多个状态之间切换的电阻。在一个实施例中，可逆电阻切换材料可以包含金属氧化物(例如二元金属氧化物)。金属氧化物可以包含镍氧化物、铪氧化物或其他任何金属氧化物材料。在另一个实施例中，可逆阻抗切换材料可以包含相变材料。相变材料可以包含硫族化物。在一些情况下，可重写的非易失性存储器单元可以包含电阻式ram(reram)器件。
在另一个实施例中，存储器单元312可以包含导电桥存储器元件。导电桥存储器元件还可以称为可编程金属化单元。导电桥存储器元件可以基于固态电解质内的离子的物理重新定位来用作状态变化元件。在一些情况下，导电桥存储器元件可以包含两个固态金属电极，一个相对惰性(例如钨)和另一个电化学活性(例如银或铜)，具有两个电极之间的固态电解质的薄膜。随着温度增加，离子的迁移率可以增加，以引起导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可以具由编程阈值随温度的宽范围。
在读取操作的一个实施例中，可以通过将字线中的一个(即所选择的字线)偏置到读取模式下所选择的字线电压(例如0v)来读取储存在多个存储器单元312中的一个中的数据。感测放大器然后可以用于将连接到所选择的存储器单元的所选择的位线偏置到读取模式下所选择的位线电压(例如1.0v)。在一些情况下，为了避免从许多未选择的字线感测漏电流到所选择的位线，未选择的字线可以偏置到与所选择的位线相同的电压(例如1.0v)。为了避免漏电流从许多所选择的字线到未选择的位线，未选择的位线可以偏置到与所选择的字线相同的电压(例如0v)。然而，将未选择的字线偏置到与所选择的位线相同的电压并且将未选择的位线偏置到与所选择的字线相同的电压，可以跨越由未选择的字线和未选择的位线所驱动的未选择的存储器单元来放置实质电压应力。
在替代读取偏置方案中，未选择的字线和未选择的位线二者可以偏置到在所选择的字线电压和所选择的位线电压之间的中间电压。将相同电压施加到未选择的字线和未选择的位线二者，可以跨越由未选择的字线和未选择的位线所驱动的未选择的存储器单元来降低电压应力。
然而，降低的电压应力以增加的与所选择的字线和所选择的位线相关联的漏电流为代价。在已经将所选择的字线电压施加到所选择的字线之前，可以将所选择的位线施加到所选择的位线，并且然后感测放大器可以感测自动零数量的电流穿过所选择的存储器位线，该位线可以减去在将所选择的字线电压施加到所选择的字线时感测的第二电流中的位线电流。可以使用自动零电流感测来减去漏电流。
在写入操作的一个实施例中，可逆电阻切换材料可以在初始高阻态下，该高阻态基于第一电压和/或电流的施加是可切换到低阻态。第二电压和/或电流的施加可以将可逆电阻切换材料返回到高阻态。替代地，可逆电阻切换材料可以在初始低阻态下，该低阻态基于适当的(多个)电压和/或(多个)电流的施加是可切换到高阻态。
当用于存储器单元中，一个电阻态可以表示二进制数据“0”，并且其他电阻态可以表示二进制数据“1”。在一些情况下，可以认为存储器单元包含多于两个数据/电阻态(即多级别存储器单元)。在一些情况下，除了具有跨所选择的存储器单元的较大的电压范围之外，写入操作可以与读取操作相似的。
将可逆电阻切换元件的电阻从高阻态切换到低阻态的工艺可以是指设定可逆电阻切换元件。将可逆电阻切换元件的电阻从低阻态切换到高阻态的工艺可以是指重新设定可逆电阻切换元件。高阻态可以与二进制数据“1”相关联，并且低阻态可以与二进制数据“0”相关联。在其他实施例中，可以保留设定与重新设定操作和/或数据编码。在一些实施例中，设定电阻切换元件的第一时间可以需要与普通编程电压相比更高并且可以是指形成操作。
在写入操作的一个实施例中，可以通过将字线中的一个(例如所选择的字线)偏置到写入模式下所选择的字线电压(例如5v)，将数据写入到多个储器单元312中的一个。写入电路可以用于将连接到所选择的存储器单元的位线偏置到写入模式(例如0v)下所选择的位线电压。
在一些情况下，为了阻止未选择的存储器单元的共享所选择的字线的程序干扰，可以偏置未选择的位线使得所选择字线电压和未选择位线电压之间的第一电压差小于第一干扰阈值。在一些情况下，为了阻止未选择的存储器单元的共享所选择的字线的程序干扰，可以偏置未选择的位线使得所选择字线电压和未选择位线电压之间的第一电压差小于第一干扰阈值。第一干扰阈值和第二干扰阈值可以是不同的，取决于对易受干扰影响的未选择的存储器单元加压力的时间量。
在一个写入偏置方案中，可以将未选择的字线和未选择的位线二者偏置到在所选择的字线电压和所选择的位线电压之间的中间电压。可以生成中间电压，使得跨越共享所选择的字线的未选择的存储器单元的第一电压差大于跨越共享所选择的位线的其他未选择的存储器单元的第二电压差。放置跨越共享所选择的字线的未选择的存储器单元的第一电压差的理由是：共享所选择的字线的存储器单元可以在写入操作之后直接验证以检测写入干扰。
图3b描绘了三维存储器阵列的一个实施例的存储器阵列和布线层的子集，诸如图1e的存储器阵列150。如所描绘的，存储器阵列层放置在衬底上方。存储器阵列层包含位线层bl0、bl1和bl2，以及字线层wl0和wl1。在其他实施例中，还可以实现附加位线和字线层。支持电路(例如行解码器、列解码器和读取/写入电路)可以布置在具有支持电路上方所制造的存储器阵列层的衬底的表面上。
实现三维存储器阵列的集成电路还可以包含在支持电路的不同组件之间、以及在支持电路与存储器阵列的位线和字线之间的布线信号的多个金属层。这些布线层可以布置在支持电路上方，该支持电路实现在衬底的表面上并且在存储器阵列层下方。
如图3b所描绘的，两个金属层r1和r2用于布线层。然而，其他实施例可以包含多于或少于两个金属层。在一个示例中，这些金属层r1和r2由钨(大约1欧姆/平方)构成。定位于存储器阵列层上方可以是用于在集成电路的不同组件之间的布线信号的一个或多个顶部金属层，诸如顶部金属层。在一个示例中，顶部金属层由铜或者铝(大约0.5欧姆/平方)构成，其可以提供比金属层r1和r2更小的每单元面积的阻抗。在一些情况下，可以不使用与那些用于顶部金属层的相同材料来实现金属层r1和r2，因为用于r1和r2的材料必须能够抵挡了r1和r2的顶部上制造存储器阵列层的工艺步骤。
图3c描绘了交叉点存储器阵列360的一个实施例。交叉点存储器阵列360可以与图3a中的存储器阵列300对应。如所描绘的，交叉点存储器阵列360包含字线365-368和位线361-364。字线366包含所选择的字线，并且位线362包含所选择的位线。在所选择的字线366和所选择的位线362的相交处是所选择的存储器单元(s单元)。跨越s单元的电压是在所选择的字线电压和所选择的位线电压之间的差异。
在所选择的字线366以及未选择的位线361、363和364的相交处的存储器单元包含未选择的存储器单元(h单元)。h单元是未选择的存储器单元，其共享了偏置到所选择的字线电压的所选择的字线。跨越h单元的电压是在所选择的字线电压和未选择的位线电压之间差异。
在所选择的位线362以及未选择的字线365、367和368的相交处的存储器单元包含未选择的存储器单元(f单元)。f单元是未选择的存储器单元，其共享了偏置到所选择的位线电压的所选择的位线。跨越f单元的电压是在未选择的字线电压和所选择的位线电压之间的差异。
在未选择的字线365、367和368以及未选择的位线361、363和364的相交处的存储器单元包含未选择的存储器单元(u单元)。跨越u单元的电压是在未选择的字线电压和未选择的位线电压之间的差异。
f单元的数量与位线的长度有关(或者该数量的存储器单元连接到位线)，然而h单元的数量与字线的长度有关(或者该数量的存储器单元联接到字线)。u单元的数量与字线长度和位线长度的乘积有关。在一个实施例中，共享特定字线(诸如字线365)的每个存储器单元可以与储存在交叉点存储器阵列360内的特定页相关联。
图3d描绘了交叉点存储器阵列的替代例。交叉点存储器阵列370可以与图3a中的存储器阵列300对应。如所描绘的，交叉点存储器阵列370包含字线375-378和位线371-374。字线376包含所选择的字线，并且位线372和374包含所选择的位线。尽管选择位线372和374二者，施加到位线372和位线374的电压可以是不同的。例如，在位线372与将要编程的第一存储器单元(即s单元)相关联的情况下，则位线372可以偏置到所选择的位线电压以编程第一存储器单元。在位线374与不被编程的第二存储器单元(即i单元)相关联的情况下，则位线374可以偏置到编程禁止电压(即位线电压将防止第二存储器单元被编程)。
在所选择的字线376和所选择的位线374的相交处是编程禁止存储器单元(i单元)。跨越i单元的电压是在所选择的字线电压和编程禁止电压之间的差异。在所选择的位线374以及未选择的字线375、377和378的相交处的存储器单元包含未选择的存储器单元(x单元)。x单元是未选择的存储器单元，其共享了偏置到编程禁止电压的所选择的位线。跨越x单元的电压是在未选择的字线电压和编程禁止电压之间的差异。
在一个实施例中，施加到所选择的位线374的编程禁止电压可以与未选择的位线电压相似。在另一个实施例中，编程禁止电压可以是大于或小于未选择的位线电压的电压。例如，编程禁止电压可以设定为在所选择的字线电压和未选择的位线电压之间的电压。在一些情况下，所施加的编程禁止电压可以是温度的函数。在一个示例中，编程禁止电压可以随着温度跟踪未选择的位线电压。
在一个实施例中，两个或更多个页可以与特定字线相关联。在一个示例中，字线375可以与第一页和第二页相关联。第一页可以与位线371和373对应，并且第二页可以与位线372和374对应。在这种情况下，第一页和第二页可以与共享相同字线的相间交错(interdigitated)存储器单元对应。因为与一个或多个其他页相关联的存储器单元将共享与第一页相同的所选择字线，所以当正在第一页上进行存储器阵列操作(例如编程操作)并且所选择的字线376偏置到所选择的字线电压时，还与所选择的字线376相关联的一个或多个其他页可以包含h单元。
在一些实施例中，不是所有未选择的位线可以驱动到未选择位线的电压。反而，若干未选择的位线可以浮置并且经由未选择的字线间接偏置。在这种情况下，存储器单元370的存储器单元可以包含电阻式存储器元件而不是隔离二极管。在一个实施例中，位线372和373可以包含三维存储器阵列(包括梳状字线)中的垂直位线。
图4a描绘了单片三维存储器阵列400的部分的一个实施例，该单片三维存储器阵列400包含了第一存储器级别410和定位于第一存储器级别410上方的第二存储器级别412。存储器阵列400是图1e中存储器阵列150的实现方式的一个示例。局部位线lbl11-lbl33布置在第一方向(例如z方向)上，并且字线wl10-wl23布置在垂直于第一方向的第二方向(例如x方向)上。单片三维存储器阵列中的垂直位线的该布置是垂直位线存储器阵列的一个实施例。
如所描绘的，设置在每个局部位线和每个字线的相交之间是特定存储器单元(例如存储器单元m111设置在局部位线lbl11和字线wl10之间)。特定存储器单元可以包含浮置栅极器件、电荷俘获器件(例如使用硅氮化物材料)、可逆电阻切换元件、reram器件或其他相似器件。全局位线gbl1-gbl3布置在与第一方向和第二方向二者垂直的第三方向(例如y方向)上。
每个局部位线lbl11-lbl33分别具有相关联的位线选择晶体管q11-q33。位线选择晶体管q11-q33可以是场效应晶体管(诸如所示出的)或者可以是任何其他晶体管。如所描绘的，使用行选择线sg1，位线选择晶体管q11-q31分别与局部位线lbl11-lbl31相关联，并且可以用于将局部位线lbl11-lbl31分别连接到全局位线gbl1-gbl3。特别地，位线选择晶体管q11-q31的每个具有分别耦接到局部位线lbl11-lbl31中的对应的一个的第一端子(例如漏极/源极端子)、分别耦接到全局位线gbl1-gbl3中的对应的一个的第二端子(例如源极/漏极端子)、以及耦接到行选择线sg1的第三端子(例如栅极端子)。
相似地，使用行选择线sg2，位线选择晶体管q12-q32分别与局部位线lbl12-lbl32相关联，并且可以用于将局部位线lbl12-lbl32分别连接到全局位线gbl1-gbl3。特别地，位线选择晶体管q12-q32的每个具有分别耦接到局部位线lbl12-lbl32中的对应的一个的第一端子(例如漏极/源极端子)、分别耦接到全局位线gbl1-gbl3中的对应的一个的第二端子(例如源极/漏极端子)、以及耦接到行选择线sg2的第三端子(例如栅极端子)。
同样地，使用行选择线sg3，位线选择晶体管q13-q33分别与局部位线lbl13-lbl33相关联，并且可以用于将局部位线lbl13-lbl33分别连接到全局位线gbl1-gbl3。特别地，位线选择晶体管q13-q33的每个具有分别耦接到局部位线lbl13-lbl33中的对应的一个的第一端子(例如漏极/源极端子)、分别耦接到全局位线gbl1-gbl3中的对应的一个的第二端子(例如源极/漏极端子)、以及耦接到行选择线sg3的第三端子(例如栅极端子)。
因为单个位线选择晶体管与对应的局部位线相关联，所以可以将特定局部位线的电压施加到对应的局部位线。因此，当局部位线的第一集合(例如lbl11-lbl31)偏置到全局位线时，必须将其他局部位线(例如lbl12-lbl32和lbl13-lbl33)或是驱动到相同全局位线gbl1-gbl3、或是浮置。
在一个实施例中，在存储器操作期间，通过将局部位线中的每个连接到一个或多个局部位线来将存储器阵列内的所有局部位线首先偏置到未选择的位线电压。在将局部位线偏置到未选择位线电压之后，然而只有局部位线的第一集合lbl11-lbl31经由全局位线gbl1-gbl3偏置到一个或多个所选择的位线电压，同时其他局部位线(例如lbl12-lbl32和lbl13-lbl33)是浮置的。一个或多个所选择的位线电压可以对应于：例如读取操作期间的一个或多个读取电压或编程期间的一个或多个编程电压。
在一个实施例中，垂直位线存储器阵列(诸如存储器阵列400)包含与沿着垂直位线的存储器单元的数量相比更大数量的沿着字线的存储器单元(例如沿着字线的存储器单元的数量可以是沿着位线的存储器单元的数量的十倍多)。在一个示例中，沿着每个位线的存储器单元的数量可以是16个或32个，但是沿着每个字线的存储器单元的数量可以是2048个或者多于4096个。可以使用沿着每个位线的和沿着每个字线的存储器单元的其他数量。
在读取操作的一个实施例中，储存在所选择的存储器单元(例如存储器单元m111)中的数据可以通过将连接到所选择的存储器单元(例如所选择的字线wl10)偏置到读取模式下所选择的字线电压(例如0v)来读取。经由耦接到所选择的局部位线(lbl11)的相关联的位线选择晶体管(例如q11)和耦接到该位线选择晶体管(q11)的全局位线(例如gbl1)，将耦接到所选择的存储器单元(m111)的局部位线(例如lbl1)偏置到读取模式下所选择位线电压(例如1v)。然后可以将感测放大器耦接到所选择的局部位线(lbl11)以确定所选择的存储器单元(m111)的读取电流iread。读取电流iread由位线选择晶体管q11传导，并且可以在大约100na和大约500na之间，但是可以使用其他读取电流。
在写入操作的一个实施例中，可以通过将连接到所选择的存储器单元(例如wl20)偏置到写入模式下所选择的字线电压(例如5v)，将数据写入到所选择的存储器单元(例如存储器单元m221)。经由耦接到所选择的局部位线(lbl21)的相关联的位线选择晶体管(例如q21)和耦接到该位线选择晶体管(q21)的全局位线(例如gbl2)，将耦接到所选择的存储器单元(m221)的局部位线(例如lbl21)偏置到读取模式下所选择位线电压(例如1v)。在写入操作期间，编程电流ipgrm由相关联的位线选择晶体管q21传导，并且可以在大约3μa和大约500μa之间，但是可以使用其他编程电流。
图4b描绘了单片三维存储器阵列的包含非易失性存储器材料的垂直条的部分的实施例。图4b所描绘的物理结构可以包含图4a所描绘的单片三维存储器阵列的部分的一个实现方式。非易失性存储器材料的垂直条可以形成在垂直于衬底的方向上(例如在z方向上)。非易失性存储器材料414的垂直条可以包含例如垂直氧化物层、垂直可逆电阻切换元件材料(例如诸如镍氧化物的金属氧化物层、或其他类似金属氧化物材料、相变材料或其他可逆电阻切换元件材料)、或者垂直电荷俘获层(例如硅氮化物层)。材料的垂直条可以包含单个连续材料层，其可以由多个存储器单元或器件来使用。
在一个示例中，非易失性存储器材料414的垂直条的部分可以包含第一存储器单元的与wl12和lbl13之间的横截面相关联的部分以及第二存储器单元的与wl22和lbl13之间的横截面相关联的部分。在一些情况下，诸如lbl13的垂直位线可以包含垂直结构(例如矩形棱柱、圆柱体或柱状物)，并且非易失性材料可以完全地或部分地围绕垂直结构(例如围绕垂直结构的侧边的相变材料的共形层)。
如所描绘的，可以经由相关联垂直取向的位线选择晶体管(例如q11、q12、q13、q23)，将垂直位线中的每个连接到全局位线的集合中的一个。每个垂直取向的位线选择晶体管可以包含mos器件(例如nmos器件)或者垂直薄膜晶体管(tft)。
在实施例中，每个垂直取向的位线选择晶体管是垂直取向的柱状形tft，其在相关联的局部位线柱和全局位线之间耦接。在实施例中，垂直取向的位线选择晶体管形成在柱选择层(其形成在cmos衬底上方)中，并且包含字线的多层和存储器元件的存储器层形成在柱选择层上方。
图5a-5d描绘了单片三维存储器阵列500的包含非易失性存储器材料的垂直条的部分的实施例的各种视图。图5a-5d所描绘的物理结构可以包含图4a所描绘的单片三维存储器阵列的部分的一个实现方式。
单片三维存储器阵列500包含布置在第一方向(例如z方向)上的垂直位线lbl11-lbl88，布置在垂直于第一方向的第二方向(例如x方向)上的字线wl10、wl20、…、wl615，布置在第二方向上的行选择线sg1、sg2、…、sg8，以及布置在垂直于第一和第二方向的第三方向(例如y方向)上的全局位线gbl1、gbl2、…、gbl8。垂直位线lbl11-lbl88设置在全局位线gbl1、gbl2、…、gbl8上方，其每一个具有在第二方向(例如x方向)上的长轴。
在实施例中，全局位线gbl1、gbl2、…、gbl8设置在衬底502(诸如硅、锗、硅化锗、未掺杂物、掺杂物、体、绝缘体上硅(“soi”)或者具有或没有附加电路的其他衬底)上方。在实施例中，诸如硅氧化物、硅氮化物、硅氮氧化物或其他任何合适的绝缘层的层的隔离层504可以形成在衬底502上方。在实施例中，介电层506和508(例如二氧化硅)形成在隔离层504上方，并且全局位线gbl1、gbl2、…、gbl8设置在介电层508上方。
存储器单元设置在每个垂直位线和每个字线的相交之间(例如存储器单元m1114设置在垂直位线lbl17和字线wl113之间并且存储器单元m419设置在垂直位线lbl15和字线之间wl48)。每个存储器单元可以包含浮置栅极器件、电荷俘获器件(例如使用硅氮化物材料)、电阻变化存储器器件或其他类型的存储器器件。垂直取向的位线选择晶体管q11-q88可以用于选择垂直位线lbl11-lbl88的对应的一个。垂直取向的位线选择晶体管q11-q88可以是场效应晶体管，但是可以使用任何其他晶体管类型。
垂直取向的位线选择晶体管q11-q88中的每一个具有第一端子(例如漏极/源极端子)、第二端子(例如源极/漏极端子)、第一控制端子(例如第一栅极端子)和第二控制端子(例如第二栅极端子)。第一栅极端子和第二栅极端子可以设置在垂直取向的位线选择晶体管的相对侧上。第一栅极端子可以用于选择性诱导晶体管的第一端子和第二端子之间的第一导电沟道，并且第二栅极端子可以用于选择性诱导晶体管的第一端子和第二端子之间的第二导电沟道。
在实施例中，第一栅极端子和第二栅极端子耦接在一起以形成单个控制端子，其可以用于共同导通或关断垂直取向的位线选择晶体管。因此，垂直取向的位线选择晶体管q11-q88中的每一个的第一栅极端子和第二栅极端子可以用于选择垂直位线lbl11、lbl12、…、lbl88的对应的一个。在不希望由任何特定理论限定的情况下，对于垂直取向的位线选择晶体管q11-q88中的每一个而言，可以相信的是：可以通过使用第一栅极端子和第二栅极端子二者来增加晶体管的电流驱动能力以导通晶体管。为简化起见，选择晶体管q11-q88中的每一个的第一和第二栅极端子的可以是指单个栅极端子。
参考图5a,垂直取向的位线选择晶体管q11、q12、…、q18用于使用行选择线sg1、sg2、…、sg8来分别选择性将垂直位线lbl11、lbl12、…、lbl18连接到全局位线gbl1或者分别从全局位线gbl1断开垂直位线lbl11、lbl12、…、lbl18。特别地，垂直取向的位线选择晶体管q11、q12、…、q18中的每一个具有分别耦接到垂直位线lbl11、lbl12、…、lbl18中的对应的一个的第一端子(例如漏极/源极端子)、分别耦接到全局位线gbl1中的对应的一个的第二端子(例如源极/漏极端子)、以及耦接到行选择线sg1、sg2、…、sg8的第三端子(例如栅极端子)。行选择线sg1、sg2、…、sg8分别用于导通/关断垂直取向的位线选择晶体管q11、q12、…、q18，以分别将垂直位线lbl11、lbl12、…、lbl18连接到全局位线gbl1，或者分别从全局位线gbl1断开垂直位线lbl11、lbl12、…、lbl18。
同样地，参考图5c，垂直取向的位线选择晶体管q11、q21、…、q81用于使用行选择线sg1，来分别选择性与全局位线gbl1、gbl2、…、gbl8连接/断开垂直位线lbl11、lbl21、…、lbl81。特别地，垂直取向的位线选择晶体管q11、q21、…、q81中的每一个具有分别耦接到垂直位线lbl11、lbl21、…、lbl81中的对应的一个的第一端子(例如漏极/源极端子)、分别耦接到全局位线gbl1、gbl2、…、gbl8中的对应的一个的第二端子(例如源极/漏极端子)、以及耦接到行选择线sg1的第三端子(例如栅极端子)。行选择线sg1分别用于导通/关断垂直取向的位线选择晶体管q11、q21、…、q81，以分别将垂直位线lbl11、lbl21、…、lbl81连接到全局位线gbl1、gbl2、…、gbl8或者分别从全局位线gbl1、gbl2、…、gbl8断开垂直位线lbl11、lbl21、…、lbl81。
同样地，参考图5d，垂直取向的位线选择晶体管q14、q24、…、q84用于使用行选择线sg4，来分别选择性将垂直位线lbl14、lbl24、…、lbl84连接到全局位线gbl1、gbl2、…、gbl8或者从全局位线gbl1、gbl2、…、gbl8断开垂直位线lbl14、lbl24、…、lbl84。特别地，垂直取向的位线选择晶体管q14、q24、…、q84中的每一个具有分别耦接到垂直位线lbl14、lbl24、…、lbl84中的对应的一个的第一端子(例如漏极/源极端子)、分别耦接到全局位线gbl1、gbl2、…、gbl8中的对应的一个的第二端子(例如源极/漏极端子)、以及耦接到行选择线sg4的第三端子(例如栅极端子)。行选择线sg4分别用于导通/关断垂直取向的位线选择晶体管q14、q24、…、q84，以分别将垂直位线lbl14、lbl24、…、lbl84连接到全局位线gbl1、gbl2、…、gbl8或者分别从全局位线gbl1、gbl2、…、gbl8断开垂直位线lbl14、lbl24、…、lbl84。
在实施例中，单片三维存储器阵列500包含设置在局部位线的第一组(例如lbl11、lbl21、lbl31、lbl41、…、lbl18、lbl28、lbl38、lbl48)和局部位线的第二组(例如lbl51、lbl61、lbl71、lbl81、…、lbl68、lbl628、lbl78、lbl88)之间的区域510。在实施例中，区域510包含在第一方向(例如z方向)上延伸的垂直导体512。可以将垂直导体512耦接到字线wl10、wl20、…、wl615中的一些或全部。因此，区域510还可以称为“字线接线区域510”。
如图5b所描绘的，在第三方向(例如y方向)上延伸穿过字线接线区域510的行选择线sg1、sg2、sg7和sg8。行选择线sg3、sg4、sg5和sg6还延伸在y方向上，而不会延伸穿过字线接线区域510。反而，将行选择线sg3、sg4、sg5和sg6中的每个分成两个部分，字线接线区域510的左边的第一部分(图5b所描绘的)以及字线接线区域510的右边的第二部分(图5b所描绘的)。在实施例中，行选择线sg3、sg4、sg5和sg6的第一和第二部分以大约4500埃和大约27000埃之间的距离x分离。
在实施例中，经由设置在字线接线区域510下方的导电层(例如金属层m1)上垂直导电柱和导电迹线(trace)，将行选择线sg3、sg4、sg5和sg6中的每个的第一和第二部分彼此连接。就此而言，将行选择线sg3、sg4、sg5和sg6中的每个的第一和第二部分耦接在一起而不会延伸穿过字线接线区域510。
例如，如图5b所示出，导电柱514a1、导电迹线516a和导电柱514a2将行选择线sg3的第一和第二部分耦接在一起。同样地，如图5a和5d所示，导电柱514b1导电迹线5156b和导电柱516b2将行选择线sg4耦接在一起。相似地，如图5a所示，导电柱514c1、导电迹线516c和导电柱514c2将行选择线sg5的第一和第二部分耦接在一起，并且导电柱514d1、导电迹线516d和导电柱514d2将行选择线sg6的第一和第二部分耦接在一起。
如图5d所示，在实施例中，通孔518和通孔520可以用于将导电柱514b1和514b2连接到导电迹线516b。在实施例中，通孔520形成在全局位线层中，并且通孔518形成在全局位线层和金属层m1之间的层中。尽管未在图5a-5d中示出，但是相似通孔518和通孔520可以用于将导电柱514a1和514a2连接到导电迹线516a、将导电柱514c1和514c2连接到导电迹线516c、并且将导电柱514d1和514d2连接到导电迹线516d。在另一个实施例中，导电迹线514a-514d替代地可以形成在相同级别上并且使用与全局位线gbl1、gbl2、…、gbl8相同的导电层材料。这样的实施例可以消除对通孔518的需求。
参考图6a-6l2，描述了形成单片三维存储器阵列(诸如图5a-5d的单片三维存储器阵列)的示例方法。
参考图6a，示出了如已经经受若干工艺步骤的衬底502。衬底502可以是诸如硅、锗、硅化锗、未掺杂物、掺杂物、体、绝缘体上硅(“soi”)或者具有或没有附加电路的其他衬底之类的任何适当的衬底。例如，衬底502可以包含一个或多个n阱或p阱区域(未示出)。隔离层504形成在衬底502上方。在一些实施例中，隔离层504可以是硅氧化物、硅氮化物、硅氮氧化物或其他任何合适的绝缘层的层。
接着隔离层504的形成，导电层505沉积在隔离层504之上。导电层505可以包含诸如钨或另一个适当的金属的任何合适的导电材料、重掺杂半导体材料、导电硅化物、导电硅锗化物、导电锗等，其由任何适当的方法(例如cvd、pvd等)沉积。在至少一个实施例中，导电层505可以包括大约200到大约2500埃之间的钨。可以使用其他导电层材料和/或厚度。在一些实施例中，诸如钛氮化硅或其他相似粘合层材料的粘合层(未示出)可以设置在隔离层504和导电层505之间，和/或在导电层505和随后垂直取向的位线选择晶体管层之间。
本领域普通技术人员将理解的是：粘合层可以由pvd或其他方法形成在导电层上。例如，粘合层可以在大约20和大约500埃之间、且在一些实施例中大约100埃的钛氮化物或其他适当的粘合层(诸如钽氮化物、钨氮化物、钨、钼、一个或多个粘合层的组合等)。可以使用其他粘合层材料和/或厚度。为简化附图，粘合层未在任何图6a-6l2中描绘。本领域普通技术人员将理解的是：可以使用这样的粘合层。
接着导电层505的形成，将导电层505图案化并且蚀刻。例如，可以使用传统光刻技术以软或硬掩模以及湿法或干法蚀刻工艺，将导电层505图案化且蚀刻。在至少一个实施例中，将导电层505图案化并且蚀刻以形成导电迹线516a-516e。导电迹线516a-516e的示例宽度和/或导电迹线516a-516e之间的间隔在大约480埃到大约1000埃之间变动，但是可以使用其他导电宽度和/或间隔。
在导电迹线516a-516e已经形成之后，介电材料层506形成在衬底502上以在导电迹线516a-516e之间填充空隙。例如，近似3000-7000埃的硅氧化物可以沉积在衬底502上，并且使用化学机械抛光或回蚀刻工艺来平坦化以形成平坦化表面507，而导致图6b1-6b2中所示出的结构。平坦化表面507包含导电迹线516a-516e的由介电材料506分离的暴露顶表面。可以使用诸如硅氮化物、硅氮氧化物、低k电介质等的其他介电材料和/或其他介电材料层厚度。示例低k电介质包含碳掺杂氧化物、硅碳层等。
在其他实施例中，导电迹线516a-516e可以使用波纹(damascence)工艺来形成，其中将介电材料层506形成、图案化并且蚀刻以创造导电迹线516a-516e的开口或空隙。然后用导电层505(以及/或者如果需要的话导电种子层、导电填充层、和/或势垒层)来填充开口或空隙。然后将导电层505平坦化以形成平坦化表面507。
接着平坦化，形成通孔518，导致图6c1-6c2所示的结构。通孔518可以包含诸如钨或另一个适当的金属、重掺杂半导体材料、导电硅化物、导电硅锗化物、导电锗等之类的任何合适的导电材料，其由任何适当的方法(例如cvd、pvd等)沉积。在至少一个实施例中，导电层518可以包括大约480到大约1000埃之间的高度掺杂多晶硅。可以使用其他导电层材料和/或厚度。通孔518的示例宽度和/或通孔518之间的间隔在大约480埃到大约1000埃之间变动，但是可以使用其他通孔宽度和/或间隔。尽管示出了通孔518具有矩形形状，但是可以使用其他形状。
在通孔518已经形成之后，介电材料层508形成在衬底502上以在通孔518之间填充空隙。例如，近似3000-7000埃的硅氧化物可以沉积在衬底502上，并且使用化学机械抛光或回蚀刻工艺来平坦化。可以使用诸如硅氮化物、硅氮氧化物、低k电介质等的其他介电材料和/或其他介电材料层厚度。示例低k电介质包含碳掺杂氧化物、硅碳层等。
在其他实施例中，通孔518可以使用波纹工艺来形成，其中将介电材料层508形成、图案化并且蚀刻以创造通孔518的开口或空隙。可以用导电层(以及/或者如果需要的话导电种子层、导电填充层、和/或势垒层)来填充开口或空隙。
接着平坦化，形成全局位线gbl1、gbl2、…、gbl8和通孔520。例如，导电层可以沉积在衬底502上，并且然后使用传统光刻技术以软或硬掩模以及湿法或干法蚀刻工艺，将其图案化并且蚀刻以形成全局位线gbl1、gbl2、…、gbl8。全局位线gbl1、gbl2、…、gbl8的示例宽度和/或全局位线gbl1、gbl2、…、gbl8之间的间隔在大约240埃到大约1000埃之间变动，但是可以使用其他导电宽度和/或间隔。通孔520的示例宽度和/或通孔520之间的间隔在大约240埃到大约1000埃之间变动，但是可以使用其他通孔宽度和/或间隔。在实施例中，通孔520具有矩形形状，但是可以使用其他形状。
在实施例中，全局位线gbl1、gbl2、…、gbl8和通孔520可以包含诸如钨或另一个适当的金属、重掺杂半导体材料、导电硅化物、导电硅锗化物、导电锗等之类的任何合适的导电材料，其由任何适当的方法(例如cvd、pvd等)沉积。在至少一个实施例中，全局位线gbl1、gbl2、…、gbl8和通孔520包括在大约240和大约1000埃之间的钨。可以使用其他导电层材料和/或厚度。
在全局位线gbl1、gbl2、…、gbl8和通孔520已经形成之后，介电材料层522形成在衬底502之上以填充在全局位线gbl1、gbl2、…、gbl8和通孔520之间的空隙。例如，近似3000-7000埃的硅氧化物可以沉积在衬底502上，并且使用化学机械抛光或回蚀刻工艺来平坦化以形成平坦化表面524，而导致图6d1-6d3中所示出的结构。平坦化表面524包含全局位线gbl1、gbl2、…、gbl8和通孔520的由介电材料524分离的暴露顶表面。可以使用诸如硅氮化物、硅氮氧化物、低k电介质等的其他介电材料和/或其他介电材料层厚度。示例低k电介质包含碳掺杂氧化物、硅碳层等。
在其他实施例中，全局位线gbl1、gbl2、…、gbl8和通孔520可以使用波纹工艺来形成，其中介电材料层522形成、图案化和蚀刻以创造全局位线gbl1、gbl2、…、gbl8和通孔520之间的空隙。可以用导电层(以及/或者如果需要的话导电种子层、导电填充层、和/或势垒层)来填充开口或空隙。
接着平坦化，用于形成垂直取向的位线选择晶体管q11-q88的半导体材料形成在衬底502的平坦化的顶表面524之上。在一些实施例中，每个垂直取向的位线选择晶体管由诸如多晶硅、多晶硅锗合金、多晶锗或任何其他适当材料之类的多晶半导体材料来构成。替代地，垂直取向的位线选择晶体管q11-q88可以由诸如zno、ingazno或sic之类的宽带隙半导体材料构成，该宽带隙半导体材料可以提供高击穿电压，并且典型地可以用于提供无结合fet。本领域普通技术人员将理解的是：可以使用其他材料。
在一些实施例中，每个垂直取向的位线选择晶体管可以包含第一区域(例如n+多晶硅)、第二区域(例如p多晶硅)，以分别形成垂直fet的漏极/源极、和源极/漏极区域。例如，重掺杂的n+多晶硅层526可以沉积在平坦化的顶表面524上。在一些实施例中，n+多晶硅层526是在如所沉积的无定形状态下。在其他实施例中，n+多晶硅层526是在如所沉积的多晶体中。可以采用cvd或其他任何适当工艺以沉积n+多晶硅层526。
在实施例中，例如，n+多晶硅层526可以由具有掺杂浓度大约1021cm-3的大约100至大约500埃的磷或砷掺杂的硅来构成。可以使用其他层厚度、掺杂类型和/或掺杂浓度。例如，可以通过沉积期间使供气流动原位(insitu)掺杂n+多晶硅层526。可以使用其他掺杂方法(例如注入)。
在n+多晶硅层526的沉积之后，掺杂p型硅层528可以形成在n+多晶硅层526之上。p型硅可以或是沉积且由离子注入掺杂，或是可以在沉积期间原位掺杂，以形成p型硅层528。例如，本征硅层可以沉积在n+多晶硅层526上，并且空白p型注入可以用于在本征硅层内注入预定深度的硼。示例注入分子离子包含bf2、bf3、b等。在一些实施例中，可以采用大约1-10x1013离子/cm2的注入剂量。可以使用其他注入种类和/或诸如剂量。另外，在一些实施例中，可以采用扩散工艺。在实施例中，得到的p型硅层528的厚度从大约800到大约4000埃，但是可以使用其他p型硅层。
接着p型硅层528的形成，重掺杂的n+多晶硅层530沉积在p型硅层528上。在一些实施例中，n+多晶硅层530是在如所沉积的无定形状态下。在其他实施例中，n+多晶硅层530是在如所沉积的多晶体中。可以采用cvd或其他任何适当工艺以沉积n+多晶硅层530。
在实施例中，例如，n+多晶硅层530可以由具有掺杂浓度大约为1021cm-3的大约100至大约500埃的磷或砷掺杂的硅来构成。可以使用其他层厚度、掺杂类型和/或掺杂浓度。例如，可以通过沉积期间使供气流动原位掺杂n+多晶硅层530。可以使用其他掺杂方法(例如注入)。本领域普通技术人员将理解的是：硅层526、528和530替代地可以分别掺杂p+/n/p+，或可以用单个类型的掺杂物来掺杂以制造无结合的fet。
接着n+多晶硅层530的形成、将硅层526、528和530图案化并且蚀刻，以形成第一蚀刻行532和第二蚀刻行534。例如，可以使用传统光刻技术以湿法或干法蚀刻工艺，将硅层526、528和530图案化并且蚀刻。在实施例中，将硅层526、528和530图案化并且蚀刻，以形成设置在全局位线gbl1、gbl2、…、gbl8上方的第一蚀刻行531，和设置在通孔520上方的第二蚀刻行534。
如下文更详细描述的，第一蚀刻行532将用于形成垂直取向的位线选择晶体管q11-q88，并且第二蚀刻行534将用于形成图5a-5d的垂直导体512和垂直柱514a1-514d2。第一蚀刻行532和第二蚀刻行534中的每一个可以具有正方形、矩形或其他形状，其每一个形状具有在大约240埃和大约1000埃的宽度，但是可以使用其他宽度。
可以以单个图案/蚀刻过程或使用分离图案/蚀刻步骤，将硅层526、528和530图案化并且蚀刻。任何适当的掩模和蚀刻过程可以用于形成第一蚀刻行532和第二蚀刻行534。例如，可以使用标准光刻技术的以大约1到大约1.5微米、更优选地大约1.2到大约1.4微米的光刻胶(“pr”)，将硅层526、528和530图案化。可以使用具有较小临界尺寸和技术节点的较薄pr层。在一些实施例中，氧化物硬掩模可以用在pr层下方，以改进图案转换并且在蚀刻期间保护下卧层。
在一些实施例中，蚀刻之后，第一蚀刻行532和第二蚀刻行534可以使用稀释氢氟酸/硫酸清洁剂来清洁。可以以诸如入侵者(raider)工具(可从蒙塔纳州(montana)的卡利斯佩尔(kalispell)的semitool购买)任何适当清洁工具来进行这样的清洁。示例蚀刻后清洁可以包含使用极度稀释的硫酸(例如大约1.5-1.8wt％)达大约60秒和/或极度稀释的氢氟(“hf”)酸(例如大约0.4-0.6wt％)达60秒。可以或可以不使用兆声波。可以采用其他清洁化学反应、时间和/或技术。
在第一蚀刻行532和第二蚀刻行534已经形成之后，介电材料层536形成在衬底502之上以在第一蚀刻行532和第二蚀刻行534之间填充空隙。例如，近似3000-7000埃的硅氧化物可以沉积在衬底502上，并且使用化学机械抛光或回蚀刻工艺来平坦化以形成平坦化表面538，导致图6e1-6e3所示的结构。平坦化表面538包含第一蚀刻行532和第二蚀刻行的由介电材料536分离的暴露顶表面。可以使用诸如硅氮化物、硅氮氧化物、低k电介质等的其他介电材料，和/或其他介电材料层厚度。示例低k电介质包含碳掺杂氧化物、硅碳层等。
在第二掩模步骤中，将硅层526、528和530图案化并且蚀刻以形成垂直晶体管柱540和牺牲柱542。例如，可以使用传统光刻技术以湿法或干法蚀刻工艺，将硅层526、538和530图案化并且蚀刻。在实施例中，将硅层526、528和530图案化并且蚀刻以形成垂直晶体管柱540和牺牲柱542，导致图6f1-6f3所示的结构。第二蚀刻腔616b中的每一个可以具有正方形、矩形或其他形状，其每一个形状具有在大约240埃和大约1000埃之间的宽度、以及大约240埃和大约1000埃之间的长度，但是可以使用其他宽度和长度。
可以以单个图案/蚀刻过程或使用分离图案/蚀刻步骤，将硅层526、528和530图案化并且蚀刻。任何适当的掩模和蚀刻过程可以用于形成垂直晶体管柱540和牺牲柱542。例如，可以使用标准光刻技术的以大约1到大约1.5微米、更优选地大约1.2到大约1.4微米的pr，将硅层526、528和530图案化。可以使用具有较小临界尺寸和技术节点的较薄pr层。在一些实施例中，氧化物硬掩模可以用在pr层下方，以改进图案转换并且在蚀刻期间保护下卧层。
在一些实施例中，蚀刻之后，垂直晶体管柱540和牺牲柱542可以使用稀释的氢氟酸/硫酸清洁剂来清洁。可以以诸如入侵者(raider)工具(从蒙塔纳州(montana)的卡利斯佩尔(kalispell)的semitool可得)任何适当清洁工具来进行这样的清洁。示例蚀刻后清洁可以包含使用极度稀释的硫酸(例如大约1.5-1.8wt％)达大约60秒和/或极度稀释的hf酸(例如大约0.4-0.6wt％)达60秒。可以或可以不使用兆声波。可以采用其他清洁化学反应、时间和/或技术。
栅极介电层544共形地设置在衬底502之上，并且形成在垂直晶体管柱540和牺牲柱542的侧壁上，导致图6g1-6g3中所示的结构。例如，可以沉积在大约30埃和大约100埃的硅氧化物。可以使用诸如硅氮化物、硅氮氧化物、低k电介质等的其他介电材料，和/或其他介电材料层厚度。
栅电极材料沉积在垂直晶体管柱540和牺牲柱542以及栅极介电层544之上，以填充垂直晶体管柱540和牺牲柱542之间的空隙。例如，可以沉积近似10nm至大约20nm的钛氮化物或其他相似材料、诸如n+多晶硅、p+多晶硅的高度掺杂半导体、或者其他相似导电材料。如所沉积的栅电极材料随后回蚀刻以形成行选择线sg1、sg2、…、sg8，导致图6h1-6h3所示的结构。
介电材料层546沉积在凹陷的行选择线sg1、sg2、…、sg8。例如，近似5000到大约8000埃的硅氧化物可以沉积或使用化学机械抛光或回蚀刻工艺来平坦化。可以使用其他介电材料和/或厚度。然后将介电材料层546图案化并蚀刻以在垂直晶体管柱540和牺牲柱542上方形成空隙，并且然后硅氮化物(或其他蚀刻停止材料)沉积在衬底502之上以填充空隙，形成了硅氮化物栓塞(plug)548，导致了图6i1-6i3中所示出的结构。
接着，在字线接线区域510中移除硅氮化物栓塞548、牺牲柱542和栅极介电层544，创造了空隙550，导致了图6j1-6j3所示的结构。例如，蚀刻可以选择性施加到字线接线区域510以将硅氮化物栓塞548、牺牲柱542和栅极介电层544移除。可以以一个或多个步骤施加蚀刻。
导电材料沉积在衬底502之上，填充了空隙550以形成导电通孔552。例如，近似500到大于3000埃的钨可以沉积并且使用化学机械抛光或回蚀刻工艺来平坦化，导致了图6k1-6k2中所示的结构。可以使用其他导电材料和/或厚度。
最后，化学机械抛光或回蚀刻工艺用于将介电材料546、硅氮化物栓塞548和导电通孔552的部分移除，导致了图6l1-6l2中所示的结构。如本领域已知的，其他工艺步骤可以用于在衬底502上方形成字线wl10、wl20、…、wl615，垂直位线lbl11、lbl12、…、lbl88，和存储器单元，以形成图5a-5d的单片三维阵列500。
在不希望由任何特定理论限定的情况下，可以相信的是：公开的技术可以降低字线接线区域510所需要的区域。例如，在实施例中，字线接线区域510可以是在大约0.2μm2和大约2.8μm2。
此外，在不希望由任何特定理论限定的情况下，可以相信的是：公开的技术可以实质上消除在行选择线sg1、sg2、…、sg8和选择栅极中的任何一个与导电柱514a1-514d2的中任何一个之间的电短路的风险。
因此，如上文所述的，公开技术的一个实施例包含形成单片三维存储器阵列的方法。方法包含在衬底上方形成第一垂直取向的多晶硅柱，该第一垂直取向的多晶硅柱由介电材料围绕，将第一垂直取向的多晶硅柱移除以在介电材料形成中第一空隙，并且用导电材料填充第一空隙以形成第一通孔。
公开技术的一个实施例包含在衬底上形成多个垂直取向的多晶硅柱，多个垂直取向的多晶硅柱中的每一个由介电材料围绕，该多个垂直取向的多晶硅柱包括第一垂直取向的多晶硅柱和第二垂直取向的多晶硅柱，设置行选择线相邻第一垂直取向的多晶硅柱，将第二垂直取向的多晶硅柱移除以在介电材料中形成空隙，用导电材料填充空隙以形成第一通孔，并且将行选择线耦接到该通孔。
公开技术的一个实施例包含形成单片三维存储器阵列的行选择线的方法。方法包含形成行选择线的第一部分和行选择线的第二部分，行选择线的第一部分与行选择线的第二部分距一距离分离，形成第一通孔和第二通孔，将行选择线的第一部分耦接到第一通孔，并且将行选择线的第二部分耦接到第二通孔。通过在衬底上方形成第一垂直取向的多晶硅柱和第二垂直取向的多晶硅柱来形成第一和第二通孔，该第一垂直取向的多晶硅柱和第二垂直取向的多晶硅柱中的每一个由介电材料围绕，将第一垂直取向的多晶硅柱移除以在介电材料中形成第一空隙，将第二垂直取向的多晶硅柱移除以在第二介电材料中形成第二空隙，并且用介电材料填充第一空隙以形成第一通孔并且用介电材料填充第二空隙以形成第二通孔。
出于本文档的目的，与公开技术相关联的每个工艺可以连续地且由一个或多个计算装置来进行。可以由与那些在其他步骤中所使用的相同的或不同计算装置来进行工艺中的每个步骤，并且不一定需要由单个计算装置来进行每个步骤。
出于本文档的目的，规范中的参考“实施例”、“一个实施例”、“一些实施例”、“另一个实施例”可以用于描述不同的实施例并且不一定是指相同实施例。
出于本文档的目的，连接可以是直接连接或间接连接(例如，经由其他部件)。
出于本文档的目的，术语物体的“集合”可以是指一个或多个物体的“集合”。
尽管已经用特定结构特征和/或主题行为的语言来描述主题，但是将理解所附的权利要求中所限定的主题不一定受限于上文所述的特定特征或行为。当然，公开了如上所述的具体特征和行为作为实现权利要求的示例形式。