半导体装置的制作方法

本申请基于2016年12月21日申请的日本专利申请第2016－248185号，这里通过参照而引入其记载内容。

本发明涉及在主单元区域与感测单元区域具有相同构造的二层构造沟槽栅纵型半导体开关元件、用感测单元检测在主单元中流过的电流的半导体装置。

背景技术：

以往，在专利文献1中，公开了在主单元区域与感测单元区域具有相同构造的二层构造沟槽栅纵型半导体开关元件、用感测单元检测在主单元中流过的电流的半导体装置。

该半导体装置构成为，使沟槽栅为二层构造，在沟槽的底部侧配置了被设为源极电位的屏蔽电极，并且在沟槽内的屏蔽电极的上侧配置了栅极电极层。并且，将沟槽形成为以一个方向为长度方向的线状，将沟槽在长度方向上分割，从而在主单元和感测单元中将各沟槽内的栅极电极层及屏蔽电极隔断。此外，为了得到与屏蔽电极的接触，在沟槽的前端部，一直到半导体基板的表面而形成有屏蔽电极，相比于栅极电极层而言，使屏蔽电极一直延伸设置到沟槽的前端部。即，在主单元与感测单元之间，形成了感测单元的屏蔽电极的接触部。

现有技术文献

专利文献

专利文献1:美国专利第8928066号说明书

在上述专利文献1的半导体装置中，在主单元与感测单元之间，使感测单元的屏蔽电极伸出，在该伸出的部分形成屏蔽电极的接触部。因此，存在主单元与感测单元之间的距离变长、使感测单元的电流检测精度降低的课题。

具体而言，为了使感测单元的电流检测高精度地进行，使主单元与感测单元的距离较短是重要的。若主单元与感测单元之间的距离变远，则电流以在其间扩散的方式还向半导体基板的平面方向即横向扩展而流动。因此，在面积大的主单元中，不怎么受到向横向的电流流动的影响，电流在半导体基板的厚度方向即纵向上均匀地流动，而在面积小的感测单元中，受到向横向的电流流动的影响，电流在纵向上不再均匀地流动。因而，感测单元的电流检测精度下降。

此外，在对纵型mosfet进行驱动时，对栅极电极层施加所希望的电压，而施加了栅极电压的情况下的主单元与感测单元的电流比不固定而会发生变化。此时，如果以栅极电压为所希望的电压的情况下的感测单元的电流检测精度为基准精度、求取栅极电压从所希望的电压偏离了的情况下的相对于基准精度的变化量，则该变化量随着主单元与感测单元的距离的远离而增大。进而，相对于基准精度的变化量还根据半导体装置的使用温度而变化，即使是相同的使用温度，相对于基准精度的变化量也随着主单元与感测单元的距离的远离而变大。

作为解决这样的课题的方法，可以考虑如下方法，即：不设置感测单元，具备与主单元串联的分流电阻，通过监视分流电阻的两端电压，来检测流过主单元的电流。但是，分流电阻会导致电流损耗，并且需要使分流电阻高精度等，系统成为高成本。

技术实现要素：

本发明的目的在于，关于利用感测单元检测在主单元中流过的电流的半导体装置，提供能够缩短主单元与感测单元的距离、能够实现感测单元的高精度化的构造。

本发明的1个观点的半导体装置，具有具备半导体开关元件的主单元区域和感测单元区域，利用形成于感测单元区域的半导体开关元件，检测在形成于主单元区域的半导体开关元件中流过的电流。

在这样的半导体装置中，半导体开关元件具有：第1导电型的漂移层；第2导电型的沟道层，形成在漂移层上；第1导电型的第1杂质区域，形成在沟道层内的该沟道层的表层部，与漂移层相比杂质浓度高；沟槽栅构造，在从第1杂质区域将沟道层贯通并到达漂移层的以一个方向为长度方向的沟槽内，隔着栅极绝缘膜而层叠屏蔽电极以及栅极电极层，成为二层构造；第1或第2导电型的第2杂质区域，夹着漂移层而形成在上述沟道层的相反侧，与漂移层相比杂质浓度高；上部电极，与第1杂质区域以及沟道层电连接，并且与屏蔽电极电连接；栅极内衬，与栅极电极层电连接；以及下部电极，与第2杂质区域电连接。并且，沟槽以达到主单元区域和感测单元区域的方式连续地相连，在相连的该沟槽内，屏蔽电极以及栅极电极层也以达到主单元区域和感测单元区域的方式连续地相连，屏蔽电极在沟槽的长度方向的一端侧被延伸设置到主单元区域中的从感测单元区域远离的一侧，从而与上部电极电连接，栅极电极层在沟槽的长度方向的另一端侧被延伸设置到主单元区域中的从感测单元区域远离的一侧，从而与栅极内衬电连接。

根据这样的半导体装置，在主单元区域与感测单元区域之间，不再需要得到屏蔽电极的接触，相应地，能够使主单元区域和感测单元区域靠近。因而，能够抑制电流在主单元区域与感测单元区域之间扩展流动，在感测单元区域也与主单元区域同样地，能够使电流在纵向上均匀流动。由此，能够实现感测单元的高精度化。

附图说明

图1是第1实施方式的半导体装置的上表面布局图。

图2是图1的ii－ii剖面图。

图3是图1的iii－iii剖面图。

图4是图1的iv－iv剖面图。

具体实施方式

以下，基于附图说明本发明的实施方式。另外，以下的各实施方式中，对于相互相同或等同的部分，附加同一符号进行说明。

(第1实施方式)

对第1实施方式进行说明。本实施方式中，说明在主单元区域以及感测单元区域中具备相同构造的n沟道型纵型mosfet的半导体装置。以下，基于图1～图4对本实施方式的半导体装置的构造进行说明。

如图1所示，本实施方式的半导体装置构成为，具有主单元区域rm和感测单元区域rs。主单元区域rm构成为一部分缺失了的四边框体形状，感测单元区域rs配置在主单元区域rm内，以被主单元区域rm包围的方式形成。

在主单元区域rm以及感测单元区域rs，形成有相同构造的n沟道型纵型mosfet。

如图2所示，半导体装置利用由杂质浓度为高浓度的硅等半导体材料构成的n⁺型半导体基板1形成。在n⁺型半导体基板1的表面上，形成有与n⁺型半导体基板1相比杂质浓度为低浓度的n^－型漂移层2，在n^－型漂移层2的所希望的位置，形成了杂质浓度设定得比较低的沟道p型层3。

沟道p型层3通过对n^－型漂移层2离子注入p型杂质等而形成。沟道p型层3被分为形成于主单元区域rm的主沟道层3a和形成于感测单元区域rs的感测沟道层3b，如图4所示，在后述的沟槽栅构造的长度方向上，它们之间相距规定距离。另外，如图2所示，在主沟道层3a与感测沟道层3b之间具备沟槽栅构造，因此成为在沟槽栅构造的长度方向的正交方向上也相互分离的构造。

在沟道p型层3的表层部，具备与n^－型漂移层2相比杂质浓度为高浓度的相当于源极区域的n⁺型杂质区域4。并且，形成了从基板表面侧将n⁺型杂质区域4及沟道p型层3贯通并到达n^－型漂移层2的沟槽5。以将该沟槽5的内壁面覆盖的方式形成了栅极绝缘膜6，并且隔着栅极绝缘膜6，在沟槽5内层叠由掺杂poly－si(多晶硅)构成的屏蔽电极7以及栅极电极层8而成为二层构造。屏蔽电极7被固定在源极电位，从而使栅极－漏极间的电容较小，为了实现mosfet的电气特性的提高而形成。栅极电极层8用于进行mosfet的开关动作，在栅极电压施加时在沟槽5的侧面的沟道p型层3中形成沟道。

在屏蔽电极7与栅极电极层8之间形成了绝缘膜9，由绝缘膜9将屏蔽电极7与栅极电极层8绝缘。由这些沟槽5、栅极绝缘膜6、屏蔽电极7、栅极电极层8以及绝缘膜9构成了沟槽栅构造。该沟槽栅构造例如以图2的垂直于纸面的方向为长度方向，在图1及图3的纸面左右方向、根据图2而言是纸面左右方向上排列多个从而成为条状的布局。

但是，在主单元区域rm与感测单元区域rs之间，没有形成沟槽栅构造。并且，在它们之间相邻的沟槽栅构造的间隔比主单元区域rm内或感测单元区域rs内的沟槽栅构造彼此的间隔宽。

此外，沟槽5如图3所示，成为在主单元区域rm和感测单元区域rs中连续地相连的状态。并且，被埋入到该沟槽5内的屏蔽电极7以及栅极电极层8也成为以达到主单元区域rm与感测单元区域rs这双方的方式连续地相连的状态。

进而，在沟槽5的长度方向的一方的端部，具体而言是图3中纸面右侧的端部，屏蔽电极7延伸设置到比栅极电极层8靠主单元区域rm外侧，即主单元区域rm中的远离感测区域的一侧。并且，屏蔽电极7使该部分作为屏蔽内衬(liner)7a而从沟道p型层3的表面露出。

同样，在沟槽5的长度方向的另一方的端部，具体而言是图3中纸面左侧的端部，栅极电极层8延伸设置到比屏蔽电极7靠主单元区域rm外侧，即主单元区域rm中的远离感测区域的一侧。并且，栅极电极层8使该部分作为栅极内衬8a而从沟道p型层3的表面露出。

此外，本实施方式中，如图3及图4所示，栅极电极层8的一部分作为突起部8b。突起部8b比n⁺型杂质区域4向上方突出。突起部8b采用与栅极内衬8a相同的结构，形成在主单元区域rm与感测单元区域rs之间。该突起部8b作为将沟道p型层3通过离子注入形成的情况下的掩模来使用，形成在与主沟道层3a和感测沟道层3b之间相对应的位置。即，在夹着感测单元区域rs的两侧形成了突起部8b。另外，在突起部8b与位于其下方的沟道p型层3之间，配置有栅极绝缘膜6及后述的层间绝缘膜13，突起部8b及栅极电极层8与沟道p型层3被绝缘。

此外，以将栅极电极层8覆盖的方式形成了由氧化膜等构成的层间绝缘膜13，在该层间绝缘膜13之上形成了相当于源极电极的上部电极10、栅极电极11。上部电极10通过没有形成层间绝缘膜13的部分、例如接触孔而与n⁺型杂质区域4以及沟道p型层3电连接。栅极电极11也通过没有形成层间绝缘膜13的部分、例如接触孔，经由栅极内衬8a而与栅极电极层8电连接。

上部电极10分为形成于主单元区域rm的主电极10a和形成于感测单元区域rs的感测电极10b，它们之间相距规定距离。主电极10a遍及主单元区域rm的大致整个区域而形成，构成为一部分缺失了的四边框体形状。感测电极10b为四边形，以被主电极10a包围的方式配置。感测电极10b中的一边与引出布线10c连接，通过形成于主电极10a的缺口，被引出到主单元区域rm的外侧。

进而，在n⁺型半导体基板1中的与n^－型漂移层2相反侧的面形成了相当于漏极电极的下部电极12。通过这样的结构，构成了纵型mosfet的基本构造。并且，如图2所示，通过将纵型mosfet聚集多个单元而形成，构成了主单元区域rm、感测单元区域rs。

如以上那样，构成了具有纵型mosfet的半导体装置。接着，说明本实施方式的半导体装置的制造方法。但是，对本实施方式的半导体装置中与以往不同的制造方法进行说明，关于与以往相同的部分简化进行说明。

首先，准备半导体基板1，使n^－型漂移层2在半导体基板1的表面上外延生长。接着，配置沟槽5的预定形成区域开口的未图示的掩模，通过利用了该掩模的蚀刻而形成沟槽5。接着，通过热氧化等，包含沟槽5的内壁面而在n^－型漂移层2的表面形成了栅极绝缘膜6后，沉积多晶硅并进行回蚀，仅在沟槽5的底部、沟槽5的一方的端部残留而形成屏蔽电极7。

进而，在将绝缘膜9成膜后，再次沉积多晶硅，并在多晶硅上配置将突起部8b的预定形成区域覆盖的掩模，进行回蚀从而在沟槽5内形成栅极电极层8并且形成突起部8b。由此，形成沟槽栅构造并且形成突起部8b。

然后，通过离子注入p型杂质，形成沟道p型层3。此时，在利用栅极电极层8的一部分形成了突起部8b后，突起部8b成为掩模而将p型杂质的离子注入遮挡，在形成了突起部8b的部分不形成沟道p型层3。由此，能够在主单元区域rm形成主沟道层3a并且在感测单元区域rs形成感测沟道层3b，并且，能够使它们之间分离。

并且，在配置了n⁺型杂质区域4的预定形成区域开口的掩模后，通过离子注入n型杂质而形成n⁺型杂质区域4。然后，经过层间绝缘膜13的形成工序、接触孔的形成工序、上部电极10以及栅极内衬8a的形成工序、下部电极12的形成工序，完成本实施方式的具有纵型mosfet的半导体装置。

根据这样构成的半导体装置，能够得到如下效果。

首先，如上所述，以达到主单元区域rm和感测单元区域rs这双方的方式将沟槽5连续地相连，屏蔽电极7及栅极电极层8以达到主单元区域rm和感测单元区域rs这双方的方式连续地形成。

因此，在主单元区域rm与感测单元区域rs之间，不再需要得到屏蔽电极7的接触，相应地，能够使主单元区域rm与感测单元区域rs接近。因而，能够抑制电流在主单元区域rm与感测单元区域rs之间扩展流动，在感测单元区域rs中也与主单元区域rm同样地，能够使电流在纵向上均匀流动。由此，能够实现感测单元的高精度化。

此外，在本实施方式的半导体装置中，通过使栅极电极层8的一部分为突起部8b，从而在主单元区域rm与感测单元区域rs中将沟道p型层3分割，成为主沟道层3a和感测沟道层3b。假设在不具备突起部8b的情况下，在形成沟道p型层3时的p型杂质的离子注入时，需要在形成将主沟道层3a与感测沟道层3b之间覆盖的未图示的掩模后进行离子注入。但是，通过如本实施方式那样利用栅极电极层8的一部分形成突起部8b，能够将该突起部8b作为掩模进行利用，可以不另外进行掩模形成。因此，还能够实现半导体装置的制造工序的简化。

此外，关于突起部8b，能够利用与配置在主单元区域rm外侧的栅极内衬8a共通的掩模形成，所以不需要仅仅为了形成突起部8b而准备掩模，能够实现制造工序的共通化。因此，能够实现的制造成本的削减。

进而，将感测单元区域rs用主单元区域rm包围。因此，与在感测单元区域rs的周围不存在主单元区域rm的情况相比，能够更加实现感测单元区域rs的动作的均一化，能够更加实现感测单元的高精度化。

(其他实施方式)

本发明基于上述实施方式进行了描述，但不限于该实施方式，还包含各种各样的变形例及等同范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本发明的范畴及思想范围。

(1)例如，上述实施方式中，在栅极电极层8的一部分设置突起部8b，使其起到用于在离子注入时将主沟道层3a与感测沟道层3b划分的掩模的作用。相对于此，也可以不在栅极电极层8的一部分设置突起部8b，而是设为与栅极电极层8的形成工序不同的工序来进行掩模形成，利用该掩模在离子注入时将主沟道层3a和感测沟道层3b划分。

另外，采用这样的制造方法的情况下，能将形成主沟道层3a、感测沟道层3b以及n⁺型杂质区域4的工序作为与栅极电极层8的形成工序不同的工序进行，所以还能够将它们在沟槽5的形成前形成。

(2)此外，上述实施方式中，示出了由半导体基板1形成高浓度的杂质区域、并在其上使n^－型漂移层2外延生长的例子。这只不过示出了夹着漂移层而在沟道p型层3的相反侧构成高浓度的杂质区域的情况的一例，也可以将漂移层用半导体基板构成，在其背面侧进行离子注入等从而形成高浓度的杂质区域。

(3)此外，上述实施方式中，以将感测单元区域rs包围的方式使主单元区域rm为四边框体形状，但也可以使主单元区域rm成为不是四边框体形状的框体形状，也可以是不通过主单元区域rm将感测单元区域rs包围的结构。

进而，设置于主单元区域rm的单元与形成于感测单元区域rs的单元之间的间隔比设置于相同区域内的各单元之间的间隔宽。具体而言，在主单元区域rm和感测单元区域rs中分别形成的沟槽栅构造比形成于主单元区域rm的构造彼此的间隔以及形成于感测单元区域rs的构造彼此的间隔宽。关于该间隔，越宽则越是从感测单元区域rs朝向主单元区域rm侧在横向上流过电流，在感测单元区域rs中纵向流动的电流越不均匀，因此尽量窄较好。相对于此，在上述构造的mosfet中，在与沟槽栅构造的长度方向正交的排列方向上，还能够使设置于主单元区域rm的单元与形成于感测单元区域rs的单元之间的间隔较窄。因而，能够进一步抑制从感测单元区域rs朝向主单元区域rm侧横向流动的电流，在感测单元区域rs中纵向流动的电流更均匀，能够进一步使感测单元高精度化。

(4)此外，上述实施方式中，以第1导电型为n型、第2导电型为p型的n沟道型沟槽栅构造的mosfet作为半导体开关元件的一例进行了说明。但是，这只不过示出了一例，也可以做成其他构造的半导体开关元件、例如相对于n沟道型使各构成要素的导电型反转了的p沟道型沟槽栅构造的mosfet。此外，除了mosfet以外，对于相同构造的igbt也能够应用本发明。在igbt的情况下，除了将半导体基板1的导电型从n型变更为p型以外，与上述实施方式中说明的纵型mosfet是同样的。