半导体装置的制作方法

本申请案享有将日本专利申请案2017-179328号(申请日：2017年9月19日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

本发明的实施方式涉及一种半导体装置。

背景技术：

具有一种半导体存储器，将多个存储芯片积层并收纳到一个封装体内。通过将多个存储芯片积层并收纳到一个封装体内，实现半导体存储器的大容量化、高速化、低耗电化。为了使半导体存储器进一步高功能化，除多个存储芯片以外，考虑将逻辑芯片也收纳到一个封装体内。

但是，逻辑芯片动作时的发热量与存储芯片相比较大。因此，担心因逻辑芯片的发热而导致存储芯片误动作、或存储芯片的可靠性降低。

技术实现要素：

本发明提供一种能够抑制误动作及可靠性的降低的半导体装置。

实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在所述第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与所述第1正面相向的第2背面，在所述第2正面侧设置着第2存储电路，与所述第1存储芯片电连接；以及逻辑芯片，在与所述第2存储芯片之间设置着所述第1存储芯片，具有第3正面及第3背面，在所述第3正面侧设置着逻辑电路，与所述第1存储芯片电连接。

附图说明

图1是第1实施方式的半导体装置的示意剖视图。

图2是比较例的半导体装置的示意剖视图。

图3是第2实施方式的半导体装置的示意剖视图。

图4是第3实施方式的半导体装置的示意剖视图。

图5是第4实施方式的半导体装置的示意剖视图。

图6是第5实施方式的半导体装置的示意剖视图。

具体实施方式

以下，一面参照附图一面对本发明的实施方式进行说明。再者，在以下的说明中，对相同或类似的部件标注相同的符号，对于一度说明的部件等适当省略其说明。

另外，在本说明书中，有时为方便起见而使用「上」或「下」之类的用语。「上」或「下」只不过是表示附图内的相向位置关系的用语，并非为规定相对于重力的位置关系的用语。

以下，参照附图对实施方式的半导体装置进行说明。

(第1实施方式)

第1实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与第1正面相向的第2背面，在第2正面侧设置着第2存储电路，与第1存储芯片电连接；以及逻辑芯片，在与第2存储芯片之间设置着第1存储芯片，具有第3正面及第3背面，在第3正面侧设置着逻辑电路，与第1存储芯片电连接。

图1是第1实施方式的半导体装置的示意剖视图。第1实施方式的半导体装置为半导体存储器100。

半导体存储器100具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、再配线层(rdl，redistributionlayer)20(配线体)、密封树脂22(第1树脂)、间隔树脂24(第2树脂)、tsv(throughsiliconvia，硅通孔)26、微凸块28、连接端子30、外部端子32。

半导体存储器100是利用使用半导体制造工艺所制造的再配线层20将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接于外部端子32的fo-wlp(fanoutwaferlevelpackage，扇出型晶片级封装体)。

第1存储芯片11具有正面11a(第1正面)、背面11b(第1背面)、存储电路11c(第1存储电路)。背面11b位于正面11a的相反侧。第1存储芯片11例如使用单晶硅来制造。

存储电路11c设置在第1存储芯片11的正面11a侧。存储电路11c包含例如晶体管、存储单元、金属配线。

第2存储芯片12设置在第1存储芯片11之上。第2存储芯片12具有正面12a(第2正面)、背面12b(第2背面)、存储电路12c(第2存储电路)。第2存储芯片12的背面12b位于第2存储芯片12的正面12a的相反侧。第2存储芯片12的背面12b与第1存储芯片11的正面11a相向。第2存储芯片12例如使用单晶硅来制造。

存储电路12c(第2存储电路)设置在第2存储芯片12的正面12a侧。存储电路12c包含例如晶体管、存储单元、金属配线。第2存储芯片12具有与第1存储芯片11相同的构成。

第3存储芯片13设置在第2存储芯片12之上。第4存储芯片14设置在第3存储芯片13之上。第3存储芯片13及第4存储芯片14具有与第1存储芯片11相同的构成。

第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14具有存储数据的功能。第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14例如为nand(notand，与非)型闪速存储器。

第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14在内部具有tsv26。另外，在第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14的各者之间设置着微凸块28。

第1存储芯片11与第2存储芯片12、第2存储芯片12与第3存储芯片13、第3存储芯片13与第4存储芯片14是使用tsv26及微凸块28电连接。

逻辑芯片15设置在第1存储芯片11之下。在逻辑芯片15与第2存储芯片12之间设置着第1存储芯片11。逻辑芯片15与第1存储芯片11的背面11b相向。

逻辑芯片15具有正面15a(第3正面)、背面15b(第3背面)、逻辑电路15c。逻辑芯片15的背面15b位于正面15a的相反侧。逻辑芯片15例如使用单晶硅来制造。

逻辑电路15c设置在逻辑芯片15的正面15a侧。逻辑电路15c包含例如晶体管、金属配线。

逻辑芯片15具备运算功能。逻辑芯片15例如为接口芯片。

再配线层20设置在逻辑芯片15与第1存储芯片11之间。再配线层20具有正面20a(第4正面)、背面20b(第4背面)、第1金属配线20c、第2金属配线20d(配线)、树脂层20e。再配线层20的背面20b与逻辑芯片15相向。

第1金属配线20c与第2金属配线20d设置在树脂层20e中。树脂层20e例如为聚酰亚胺。

再配线层20为具有第1金属配线20c及第2金属配线20d这2层配线层的多层配线构造。再配线层20可为配线层为1层的单层配线构造，也可为配线层为3层以上的多层配线构造。

再配线层20的宽度(图1中的w1)大于第1存储芯片11的宽度(图1中的w2)。再配线层20的面积大于第1存储芯片的面积。

再配线层20将逻辑芯片15与第1存储芯片11电连接。另外，再配线层20将第1存储芯片11与外部端子32电连接。

连接端子30将逻辑芯片15与再配线层20电连接。连接端子30电连接在第2金属配线20d。连接端子30例如为微凸块。

外部端子32设置在再配线层20的背面20b侧。外部端子32电连接在第2金属配线20d。外部端子32例如为焊料球。

外部端子32与连接端子30由第2金属配线20d电连接。外部端子32与连接端子30例如不经由位于比第2金属配线20d更靠再配线层20的正面20a侧的导体而电连接。例如外部端子32与连接端子30不经由第1金属配线20c而连接。外部端子32与连接端子30例如在再配线层20中仅利用最靠近再配线层20的背面20b的金属配线连接。外部端子32与连接端子30例如在再配线层20中仅利用最靠近逻辑芯片15的金属配线连接。

密封树脂22覆盖第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14。密封树脂22也设置在再配线层20与第1存储芯片11之间。另外，密封树脂22也设置在第1存储芯片11与第2存储芯片12之间、第2存储芯片12与第3存储芯片13之间、第3存储芯片13与第4存储芯片14之间。

密封树脂22具有保护第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14的功能。密封树脂22例如以环氧树脂作为主成分。密封树脂22中例如含有填料。填料例如为二氧化硅粒子。

间隔树脂24在再配线层20与第1存储芯片11之间设置多个。间隔树脂24也在第1存储芯片11与第2存储芯片12之间、第2存储芯片12与第3存储芯片13之间、第3存储芯片13与第4存储芯片14之间设置多个。间隔树脂24与密封树脂22不同。间隔树脂24例如优选由聚酰亚胺树脂、酚树脂、环氧树脂、bcb(苯并环丁烯)树脂等所形成。间隔树脂24中例如不含填料。

间隔树脂24在制造半导体存储器100的过程中，在将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14依序积层到再配线层20上时，作为用来确保芯片间距离的间隔件发挥功能。另外，作为粘接各第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14的粘接剂发挥功能。

在将间隔树脂24隔在中间而积层第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14后，使用密封树脂22将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14密封。通过使用间隔树脂24，简化半导体存储器100的制造工艺。

接下来，对第1实施方式的半导体装置的作用及效果进行说明。

图2是比较例的半导体装置的示意剖视图。比较例的半导体装置为半导体存储器900。

半导体存储器900具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、硅中介层21、密封树脂22、底部填充树脂25、tsv26、微凸块28、凸块29、连接端子30、外部端子32。

半导体存储器900是使用硅中介层21将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接到外部端子32的封装体。例如使用凸块29、硅中介层21内的tsv21a将第1存储芯片11电连接在外部端子32。

第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15各自的构成与第1实施方式相同。

在半导体存储器900中，与第1实施方式的半导体存储器100不同，逻辑芯片15与第1存储芯片11的正面11a相向。逻辑芯片15的逻辑电路15c与第1存储芯片11的存储电路11c相向。

另外，与第1实施方式不同，以第2存储芯片12的正面12a与第1存储芯片11的背面11b相向的方式积层第1存储芯片11与第2存储芯片12。因此，第2存储芯片12的存储电路12c存在于第2存储芯片12的靠近逻辑芯片15的侧。

另外，与第1实施方式不同，逻辑芯片15设置在作为配线体的硅中介层21与第1存储芯片11之间。在逻辑芯片15与硅中介层21之间设置着底部填充树脂25。

另外，与第1实施方式不同，设置在逻辑芯片15与第1存储芯片11之间、第1存储芯片11与第2存储芯片12之间、第2存储芯片12与第3存储芯片13之间、第3存储芯片13与第4存储芯片14之间的树脂仅为密封树脂22。不使用间隔树脂24。

在半导体存储器900中，通过将多个存储芯片、即第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14收纳到一个封装体内，实现半导体存储器900的大容量化、高速化、低耗电化。而且，通过将逻辑芯片15收纳到相同的封装体内，实现半导体存储器900的高功能化。

但是，逻辑芯片15动作时的发热量与存储芯片相比较大。因此，担心因逻辑芯片15的发热而导致存储芯片发生误动作、或存储芯片的可靠性降低。在半导体存储器900中，尤其对接近逻辑芯片15的第1存储芯片11或第2存储芯片12的影响成为问题。

在第1实施方式的半导体存储器100中，与半导体存储器900不同，逻辑芯片15与第1存储芯片11的背面11b相向。换句话说，逻辑芯片15与第1存储芯片11的存储电路11c不相向。因此，能够使逻辑芯片15与第1存储芯片11的存储电路11c的距离相比于半导体存储器900变长。

另外，在第1实施方式的半导体存储器100中，与半导体存储器900不同，以第2存储芯片12的背面12b与第1存储芯片11的正面11a相向的方式积层第1存储芯片11与第2存储芯片12。因此，第2存储芯片12的存储电路12c存在于第2存储芯片12的远离逻辑芯片15的侧。

因此，在第1实施方式的半导体存储器100中，能够使逻辑芯片15与第1存储芯片11的存储电路11c的距离、及逻辑芯片15与第2存储芯片12的存储电路12c的距离变长。因此，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

在第1实施方式的半导体存储器100中，在逻辑芯片15与第1存储芯片11之间设置着再配线层20。因此，能够使逻辑芯片15与第1存储芯片11的存储电路11c的距离、及逻辑芯片15与第2存储芯片12的存储电路12c的距离进一步变长。由此，能够进一步抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

尤其，通过使用含有导热率低于硅等半导体的树脂层20e的再配线层20作为配线体，逻辑芯片15与第1存储芯片11及第2存储芯片12之间的隔热性提高。因此，能够减少从逻辑芯片15传递到第1存储芯片11及第2存储芯片12的热量。

另外，在第1实施方式的半导体存储器100中，优选连接外部端子32与逻辑芯片15的连接端子30不经由位于比第2金属配线20d更靠再配线层20的正面20a侧的导体而电连接。优选外部端子32与连接端子30在再配线层20中仅通过最靠近再配线层20的背面20b的金属配线连接。通过该构成，使用导热率高的金属配线将逻辑芯片15的热以较短路径传递至外部端子32。因此，减少从逻辑芯片15传递到第1存储芯片11及第2存储芯片12的热量。由此，能够进一步降低伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

另外，在第1实施方式的半导体存储器100中，优选密封树脂22中所含的填料的体积比率大于间隔树脂24中所含的填料的体积比率。另外，更优选密封树脂22含有填料，间隔树脂24不含填料。通过使密封树脂22含有填料，密封树脂22的强度提高，另一方面，通过导热率高的填料，密封树脂22整体的导热率提高。

通过在逻辑芯片15与第1存储芯片11之间、及第1存储芯片11与第2存储芯片12之间局部地设置不含填料的间隔树脂24，逻辑芯片15与第1存储芯片11之间、及第1存储芯片11与第2存储芯片12之间的隔热性提高。因此，减少从逻辑芯片15传递到第1存储芯片11及第2存储芯片12的热量。由此，能够进一步抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

以上，根据第1实施方式的半导体存储器100，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

(第2实施方式)

第2实施方式的半导体装置在第1存储芯片的第1背面与逻辑芯片的第3背面相向的方面，与第1实施方式不同。以下，关于与第1实施方式重复的内容省略一部分记述。

图3是第2实施方式的半导体装置的示意剖视图。第2实施方式的半导体装置为半导体存储器200。

半导体存储器200具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、tsv16(贯通电极)、再配线层20(配线体)、密封树脂22(第1树脂)、间隔树脂24(第2树脂)、tsv26、微凸块28、连接端子30、外部端子32。

半导体存储器200是利用使用半导体制造工艺所制造的再配线层20将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接于外部端子32的fo-wlp。

第1存储芯片11具有正面11a(第1正面)、背面11b(第1背面)、存储电路11c。逻辑芯片15具有正面15a(第3正面)、背面15b(第3背面)、逻辑电路15c。

第1存储芯片11的背面11b与逻辑芯片15的背面15b相向。换句话说，再配线层20的背面20b与逻辑芯片15的背面15b相向。

在逻辑芯片15内设置着tsv16。使用tsv16、连接端子30、再配线层20、微凸块28将逻辑芯片15的逻辑电路15c与第1存储芯片11电连接。

在第2实施方式的半导体存储器200中，能够使逻辑芯片15的逻辑电路15c与第1存储芯片11的存储电路11c的距离相比于第1实施方式的半导体存储器100变长。由此，能够进一步抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

以上，根据第2实施方式的半导体存储器200，与第1实施方式的半导体存储器100相比，能够进一步抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

(第3实施方式)

第3实施方式的半导体装置在第1存储芯片的第1正面与第2存储芯片的第2正面相向的方面，与第1实施方式相同。以下，关于与第1实施方式重复的内容省略一部分记述。

图4是第3实施方式的半导体装置的示意剖视图。第3实施方式的半导体装置为半导体存储器300。

半导体存储器300具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、再配线层20(配线体)、密封树脂22(第1树脂)、间隔树脂24(第2树脂)、tsv26、微凸块28、连接端子30、外部端子32。

半导体存储器300是利用使用半导体制造工艺所制造的再配线层20将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接于外部端子32的fo-wlp。

第1存储芯片11具有正面11a(第1正面)、背面11b(第1背面)、存储电路11c(第1存储电路)。第2存储芯片12具有正面12a(第2正面)、背面12b(第2背面)、存储电路12c(第2存储电路)。

第1存储芯片11的正面11a与第2存储芯片12的正面12a相向接合。换句话说，第1存储芯片11的存储电路11c与第2存储芯片12的存储电路12c相向接合。

就半导体存储器的高速化或低耗电化的观点来说，优选减薄存储芯片的厚度，降低tsv的寄生电容。但是，以晶片级形成tsv时，若晶片变得过薄，则难以操作。

在半导体存储器300中，在制造tsv时，将包含第1存储芯片11的晶片与包含第2存储芯片12的晶片贴合来制造。因此，能够确保tsv形成时的晶片强度，并且减薄第1存储芯片11与第2存储芯片12的厚度。因此，能够降低tsv的寄生电容，实现半导体存储器300的高速化及低耗电化。

以上，根据第3实施方式的半导体存储器300，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。进而，能够实现高速化及低耗电化。

(第4实施方式)

第4实施方式的半导体装置在第1存储芯片的第1正面与第2存储芯片的第2背面相向的方面，与比较例不同。以下，关于与比较例及第1实施方式重复的内容省略一部分记述。

图5是第4实施方式的半导体装置的示意剖视图。第4实施方式的半导体装置为半导体存储器400。

半导体存储器400具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、硅中介层21、密封树脂22(第1树脂)、间隔树脂24(第2树脂)、tsv26、微凸块28、凸块29、连接端子30、外部端子32。

半导体存储器400是使用硅中介层21将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接于外部端子32的封装体。例如使用凸块29、硅中介层21内的tsv21a，第1存储芯片11被电连接在外部端子32。

在半导体存储器400中，与比较例的半导体存储器900不同，逻辑芯片15与第1存储芯片11的背面11b相向。换句话说，逻辑芯片15与第1存储芯片11的存储电路11c不相向。因此，能够使逻辑芯片15与第1存储芯片11的存储电路11c的距离相比于半导体存储器900变长。

另外，在第4实施方式的半导体存储器400中，与半导体存储器900不同，以第2存储芯片12的背面12b与第1存储芯片11的正面11a相向的方式积层第1存储芯片11与第2存储芯片12。因此，第2存储芯片12的存储电路12c存在于第2存储芯片12的远离逻辑芯片15的一侧。

因此，在第4实施方式的半导体存储器400中，能够使逻辑芯片15与第1存储芯片11的存储电路11c的距离、及逻辑芯片15与第2存储芯片12的存储电路12c的距离变长。由此，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

以上，根据第4实施方式的半导体存储器400，与比较例的半导体存储器900相比，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

(第5实施方式)

第5实施方式的半导体装置在逻辑芯片的第3背面与第1存储芯片相向的方面与第4实施方式不同。以下，关于与第4实施方式重复的内容省略一部分记述。

图6是第5实施方式的半导体装置的示意剖视图。第5实施方式的半导体装置为半导体存储器500。

半导体存储器500具备第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14、逻辑芯片15、tsv16、硅中介层21、密封树脂22(第1树脂)、间隔树脂24(第2树脂)、tsv26、微凸块28、凸块29、连接端子30、外部端子32。

半导体存储器500是使用硅中介层21将第1存储芯片11、第2存储芯片12、第3存储芯片13、第4存储芯片14连接于外部端子32的封装体。例如使用凸块29、硅中介层21内的tsv21a，第1存储芯片11被电连接在外部端子32。

在逻辑芯片15内设置着tsv16。使用tsv16、连接端子30将逻辑芯片15的逻辑电路15c与第1存储芯片11电连接。

在半导体存储器500中，与第4实施方式的半导体存储器400不同，逻辑芯片15的背面15b与第1存储芯片11相向。逻辑芯片15的逻辑电路15c与第1存储芯片11的存储电路11c不相向。因此，能够使逻辑芯片15的逻辑电路15c与第1存储芯片11的存储电路11c的距离相比于半导体存储器400变长。同样地，能够使逻辑芯片15的逻辑电路15c与第2存储芯片12的存储电路12c的距离相比于半导体存储器400变长。

在第5实施方式的半导体存储器500中，能够使逻辑芯片15的逻辑电路15c与第1存储芯片11的存储电路11c的距离、及逻辑芯片15的逻辑电路15c与第2存储芯片12的存储电路12c的距离变长。由此，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

以上，根据第5实施方式的半导体存储器500，能够抑制伴随着逻辑芯片15的发热的存储芯片的误动作及可靠性的降低。

在第1至第5实施方式中，作为配线体，以再配线层20及硅中介层21为例进行了说明，但配线体并不限定于该两例。作为配线体，例如也可应用使用玻璃环氧树脂的封装衬底。

在第1至第5实施方式中，以积层4个存储芯片的情形为例进行了说明，但积层的存储芯片的数量也可为2个或3个或5个以上。

以上，对本发明的若干种实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。例如也可将一实施方式的构成要素替换或变更为其他实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

11第1存储芯片

11a表面(第1正面)

11b背面(第1背面)

11c存储电路(第1存储电路)

12第2存储芯片

12a表面(第2正面)

12b背面(第2背面)

12c存储电路(第2存储电路)

15逻辑芯片

15a表面(第3正面)

15b背面(第3背面)

15c逻辑电路

16tsv(贯通电极)

20再配线层(配线体)

20a表面(第4正面)

20b背面(第4背面)

20d第2金属配线(配线)

20e树脂层

21硅中介层(配线体)

22密封树脂(第1树脂)

24间隔树脂(第2树脂)

30连接端子

32外部端子

100半导体存储器(半导体装置)

200半导体存储器(半导体装置)

300半导体存储器(半导体装置)

400半导体存储器(半导体装置)

500半导体存储器(半导体装置)