集成电路组件及具有所述集成电路组件的封装结构的制作方法

本发明实施例是有关于一种封装结构及其制造方法。

背景技术：

半导体器件用于例如个人计算机、手机、数码相机、及其他电子设备等各种电子应用中。半导体器件通常是通过在半导体衬底之上依序沉积绝缘层或介电层、导电层及半导体材料层以及利用光刻(lithography)对所述各种材料层进行图案化以在其上形成电路组件及元件来制作。许多集成电路通常是在单个半导体晶片上制造。晶片的管芯可在晶片级(waferlevel)进行加工及封装，且已开发出各种技术来进行晶片级封装。

技术实现要素：

本发明实施例提供一种包括半导体管芯、多个导通孔、及保护层的集成电路组件。所述半导体管芯包括有源表面及设置在所述有源表面上的多个导电接垫。所述导通孔分别设置在所述导电接垫上且接触所述导电接垫，其中所述导通孔的第一群组中的每一个导通孔具有第一最大尺寸，所述导通孔的第二群组中的每一个导通孔具有第二最大尺寸，且在所述有源表面上的垂直投影中所述第一最大尺寸小于所述第二最大尺寸。所述保护层覆盖所述有源表面且至少接触所述导通孔的侧壁。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a至图1j说明制作根据本发明一些示例性实施例的封装结构的各个阶段的剖视图。

图2是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。

图3是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。

图4a是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。

图4b是集成电路组件沿着图4a所示剖面线ii-ii’的示意性剖视图。

图5是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。

图6是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。

图7是根据本发明一些示例性实施例的集成电路组件及绝缘包封体的放大的示意性俯视平面图。

图8是根据本发明一些示例性实施例的集成电路组件及绝缘包封体的放大的示意性俯视平面图。

图9是根据本发明一些示例性实施例的集成电路组件及绝缘包封体的放大的示意性俯视平面图。

[符号的说明]

100：晶片；

110：半导体管芯；

110a：有源表面；

120：导电接垫；

130：钝化层；

132、142、o：接触开口；

140：后钝化层；

151、152：导通孔；

151s、152s、153s、s2、s4：侧壁；

151t、152t、153t、210t’、s1、s3：顶表面；

153：虚拟通孔；

160：保护层；

200a、200al、200ar、200b、200c、200d、200e：集成电路组件；

210：绝缘包封体；

210’：平面化绝缘包封体；

s5：底表面；

220：重布线路结构；

222：层间介电层；

224：重布线导电层；

224a：球下金属图案；

224b：连接接垫；

230、250：导电球；

240：无源组件；

am：对准标记；

c：载体；

cp：导电柱；

cp1、cp2、cp3、cp4：接触接垫；

d1、d2、d3、d4、d5、d6、d7、d8、g、g1、g2：距离；

db：剥离层；

i-i’、ii-ii’：剖面线；

in：绝缘层；

r1、r2、r3、w1、w2、w3：最大尺寸；

rn1、rn2：区域；

u、v：对角线方向；

x：第一方向；

y：第二方向。

具体实施方式

以下公开内容提供许多不同的实施例或实例以用于实作所提供主题的不同特征。以下阐述组件、值、操作、材料、排列等的具体实例以简化本公开内容。当然，这些仅为实例而并非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、从而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简明及清晰的目的，而自身并不表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所示取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述符可同样相应地进行解释。

另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”、“第四”等用语来阐述图中所示相似或不同的元件或特征，且可根据存在的次序或说明的上下文而互换使用。

本发明实施例还可包括其他特征及工艺。举例来说，可包括测试结构以帮助进行三维(3d)封装或三维集成电路(3dic)器件的验证测试。测试结构可包括例如形成于重布线层中或衬底上的测试接垫，所述测试接垫使得能够测试三维封装或三维集成电路、使用探针(probe)及/或探针卡(probecard)等。可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包含对已知良好管芯的中间验证的测试方法一起使用，以提高产量(yield)及降低成本。

图1a至图1j说明制作根据本发明一些示例性实施例的封装结构的各个阶段的剖视图。图2是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。应注意，图1d说明图2所示集成电路组件200a沿着剖面线i-i’的剖视图。

参考图1a，在一些实施例中，提供晶片100，晶片100包括被排列成阵列的多个集成电路组件200a。在对晶片100进行晶片切片(waferdicing)工艺之前，晶片100的集成电路组件200a是彼此连接的。

在一些实施例中，每一个集成电路组件200a包括具有有源表面110a的半导体管芯110、形成于有源表面110a上的多个导电接垫120、以及设置在导电接垫120上的钝化层130。在一些实施例中，钝化层130形成于半导体管芯110之上，具有多个接触开口132，且局部地覆盖导电接垫120。换句话说，分布在半导体管芯110的有源表面110a上的导电接垫120是通过钝化层130的接触开口132被局部地暴露出。

在一些实施例中，半导体管芯110可为其中形成有有源组件(例如，晶体管等)及/或无源组件(例如，电阻器、电容器、电感器等)的硅衬底。在一些实施例中，导电接垫120可为铝接垫、铜接垫或其他适合的金属接垫。在一些实施例中，钝化层130可为氧化硅层、氮化硅层、氮氧化硅层、或由其他适合的介电材料形成的介电层。本发明实施例并非仅限于此。

如图1a所示，在一些实施例中，每一个集成电路组件200a可进一步包括形成于钝化层130之上的后钝化层(post-passivationlayer)140。在一些实施例中，后钝化层140覆盖钝化层130且具有多个接触开口142，所述多个接触开口142暴露出被接触开口132暴露出的导电接垫120。在一些实施例中，后钝化层140局部地覆盖导被钝化层130的接触开口132暴露出的电接垫120的部分。换句话说，后钝化层140的接触开口142分别局部地暴露出导电接垫120。举例来说，在一些实施例中，后钝化层140可为聚酰亚胺(polyimide，pi)层、聚苯并恶唑(polybenzoxazole，pbo)层、或由其他适合的聚合物形成的介电层。应注意，在一些替代实施例中，所述形成后钝化层140是可选的(optional)。

参考图1b，在一些实施例中，在被后钝化层140的接触开口142暴露出的导电接垫120的部分上分别形成接触接垫cp1及接触接垫cp2。在一些实施例中，接触接垫cp1及接触接垫cp2形成于后钝化层140上，其中接触接垫cp1的一部分及接触接垫cp2的一部分形成于接触开口142中以实体上接触导电接垫120。在某些实施例中，接触接垫cp1及接触接垫cp2对应地及电性地连接到导电接垫120。

在一些实施例中，在半导体管芯110的有源表面110a上的垂直投影中，接触接垫cp1具有最大尺寸w1且接触接垫cp2具有最大尺寸w2，其中最大尺寸w1不同于最大尺寸w2。在某些实施例中，接触接垫cp1的最大尺寸w1处于约20μm至约60μm范围内。在某些实施例中，接触接垫cp2的最大尺寸w2处于约80μm至约200μm范围内。在一些实施例中，如图1b所示，接触接垫cp1的最大尺寸w1小于接触接垫cp2的最大尺寸w2。在一些实施例中，接触接垫cp1的最大尺寸w1对接触接垫cp2的最大尺寸w2的比率处于约0.1至约0.75范围内。应注意，接触接垫cp1及接触接垫cp2的数目在本发明实施例中不受限制。

继续参考图1b，在一些实施例中，分别在接触接垫cp1及接触接垫cp2上形成导通孔151及导通孔152。在一些实施例中，导通孔151电连接到接触接垫cp1，且导通孔152电连接到接触接垫cp2。在某些实施例中，接触接垫cp1对应地位于部分导电接垫120与导通孔151之间，且接触接垫cp2对应地位于部分导电接垫120与导通孔152之间。

在一些实施例中，导通孔151中的每一者包括顶表面151t及侧壁151s。在一些实施例中，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151中的每一者具有最大尺寸r1(参见图2)。在某些实施例中，导通孔151的最大尺寸r1处于约20μm至约60μm范围内。在一些实施例中，导通孔152中的每一者包括顶表面152t及侧壁152s。在一些实施例中，在半导体管芯110的有源表面110a上的垂直投影中，导通孔152中的每一者具有最大尺寸r2(参见图2)。在某些实施例中，导通孔152的最大尺寸r2处于约80μm至约200μm范围内。在一些实施例中，如图1b所示，导通孔151的最大尺寸r1小于导通孔152的最大尺寸r2。在某些实施例中，导通孔151的最大尺寸r1对导通孔152的最大尺寸r2的比率处于约0.1至约0.75范围内。

由于导通孔151及导通孔152的配置，导通孔151用于电连接封装结构中所包含的集成电路组件200a及其他组件(例如，用于两个集成电路组件之间的电连接、集成电路组件与重布线路结构之间的电连接等)，且导通孔152用于将集成电路组件200a电连接到电源或对集成电路组件200a进行电接地(例如，用于集成电路组件与被电接地的或可提供电力的外部组件之间的电连接)。

在一些实施例中，导通孔151及/或导通孔152为铜通孔或其他金属通孔。在一个实施例中，导通孔151的材料与导通孔152的材料可为相同的。在替代实施例中，导通孔151的材料与导通孔152的材料可为不同的。本发明实施例并非仅限于此。

在一些实施例中，在有源表面110a上的垂直投影中，导通孔151及/或导通孔152可为圆形形状(参见图2)、椭圆形形状、三角形形状、矩形形状等。在一个实施例中，导通孔151的形状可相同于导通孔152的形状。在替代实施例中，导通孔151的形状可不同于导通孔152的形状。根据本发明实施例，导通孔151的形状及导通孔152的形状不受限制。在某些实施例中，在有源表面110a上的垂直投影中，接触接垫cp1的形状及接触接垫cp2的形状相似于导通孔151的形状及导通孔152的形状。

在一些实施例中，导通孔151及导通孔152是通过镀覆(plating)分别形成于接触接垫cp1及接触接垫cp2上。举例来说，通过以下方式来形成导通孔151及导通孔152：将晶种材料层(图中未示出)溅射到后钝化层140及被后钝化层140的接触开口142暴露出的导电接垫120上；通过光刻(photolithography)在晶种材料层之上形成具有暴露出导电接垫120的开口的图案化光刻胶层(图中未示出)；以及将上面形成有图案化光刻胶层的晶片100浸入镀覆溶液中，以在晶种材料层上对应于导电接垫120的位置镀覆导通孔151及导通孔152。由于存在图案化光刻胶层，因此可容易通过调整图案化光刻胶层中的开口的尺寸来修改导通孔151的尺寸及导通孔152的尺寸。

然后，通过以下方式来形成接触接垫cp1及接触接垫cp2：在形成导通孔151及导通孔152之后移除图案化光刻胶层；以及使用导通孔151及导通孔152作为硬掩模来移除未被导通孔151及导通孔152覆盖的晶种层的部分，直到暴露出后钝化层140来形成分别位于导电接垫120与导通孔151之间及位于导电接垫120与导通孔152之间的接触接垫cp1及接触接垫cp2。在一些实施例中，通过刻蚀工艺来移除未被导通孔151及导通孔152覆盖的晶种层的部分。应注意，在一些替代实施例中，所述形成接触接垫cp1及接触接垫cp2是可选的。本发明实施例并非仅限于此。接触接垫cp1的数目及接触接垫cp2的数目可分别对应于导通孔151的数目及导通孔152的数目。

在替代实施例中，导通孔151与导通孔152可在不同的步骤中制作。举例来说，在一个实施例中，可在形成导通孔152及接触接垫cp2之前形成导通孔151及接触接垫cp1。在一个实施例中，举例来说，可在形成导通孔152及接触接垫cp2之后形成导通孔151及接触接垫cp1。

参考图1b，在一些实施例中，在制作导通孔151及导通孔152期间，可在后钝化层140的背对半导体管芯110的有源表面110a的顶表面上形成一个或多个对准标记am。在一些实施例中，导通孔151、导通孔152、及对准标记am是通过同一工艺来制作。在此种实施例中，导通孔151的材料及导通孔152的材料相同于对准标记am的材料。在一些实施例中，对准标记am可为l形对准标记(参见图2)、十字形对准标记、或具有其他形状的对准标记。根据本发明实施例，对准标记am的形状及数目不受限制。可容易通过调整图案化光刻胶层中的开口的尺寸来修改对准标记am的尺寸。应注意，在一些替代实施例中，所述制作对准标记am是可选的。在一些实施例中，对准标记am在红外(infrared，ir)对准工艺中是可识别的及可行的。在本发明实施例中，对准标记am与导通孔151、导通孔152及导电接垫120是电隔离的。

在一些实施例中，在制作接触接垫cp1及接触接垫cp2期间，可在后钝化层140的顶表面与对准标记am之间形成接触接垫cp3。在一些实施例中，接触接垫cp1、接触接垫cp2、及接触接垫cp3是通过同一工艺来制作。在此种实施例中，接触接垫cp1的材料及接触接垫cp2的材料相同于接触接垫cp3的材料。接触接垫cp3的数目可对应于对准标记am的数目。应注意，在一些替代实施例中，所述形成接触接垫cp3是可选的。

在替代实施例中，对准标记am、导通孔151、及导通孔152可在不同的步骤中制作，但本发明实施例并非仅限于此。举例来说，可在形成导通孔151及接触接垫cp1之前或之后、及/或在形成导通孔152及接触接垫cp2之前或之后分别形成对准标记am及接触接垫cp3。

参考图1c，在一些实施例中，在每一个集成电路组件200a上形成导通孔151、导通孔152、及对准标记am之后，在后钝化层140上形成保护层160，且保护层160覆盖导通孔151的顶表面151t及侧壁151s、导通孔152的顶表面152t及侧壁152s、以及对准标记am的顶表面及侧壁。换句话说，导通孔151、导通孔152、及对准标记am被包封在保护层160中。如图1c所示，举例来说，导通孔151的顶表面151t及侧壁151s、导通孔152的顶表面152t及侧壁152s、以及对准标记am的顶表面及侧壁不被保护层160露出，而是在实体上接触保护层160。在一些实施例中，保护层160可为介电层，例如聚苯并恶唑(pbo)层、聚酰亚胺(pi)层、或其他适合的聚合物层。在一些替代实施例中，保护层160可由例如氧化硅、氮化硅、氮氧化硅、或任何适合的介电材料等无机材料制成。在一些实施例中，可通过沉积等来形成保护层160。在一些实施例中，保护层160的材料与后钝化层140的材料可为相同的。在替代实施例中，保护层160的材料可不同于后钝化层140的材料。本发明实施例并非仅限于此。

参考图1d，在一些实施例中，执行切片工艺(例如，单体化)来切割晶片100，以将晶片100切割成单体化及分离的集成电路组件200a。在一些实施例中，切片工艺可包括晶片切片工艺。至此，制造出集成电路组件200a。

在一些实施例中，如图1d所示，集成电路组件200a中的每一者包括具有有源表面110a的半导体管芯110、形成于半导体管芯110的有源表面110a上的导电接垫120、钝化层130、后钝化层140、接触接垫cp1、接触接垫cp2、接触接垫cp3、导通孔151、导通孔152、对准标记am、及保护层160。在一些实施例中，接触接垫cp1位于导电接垫120与导通孔151之间以对导电接垫120与导通孔151进行电连接。在一些实施例中，接触接垫cp2位于导电接垫120与导通孔152之间以对导电接垫120与导通孔152进行电连接。在一些实施例中，接触接垫cp3位于后钝化层140与对准标记am之间。

在一些实施例中，保护层160覆盖接触接垫cp1、接触接垫cp2、接触接垫cp3、导通孔151、导通孔152、及对准标记am。换句话说，如图1d所示，保护层160在实体上接触接触接垫cp1的侧壁、接触接垫cp2的侧壁、接触接垫cp3的侧壁、导通孔151的顶表面151t及侧壁151s、导通孔152的顶表面152t及侧壁152s以及对准标记am的顶表面及侧壁，以使得保护层160很好地保护接触接垫cp1、接触接垫cp2、接触接垫cp3、导通孔151、导通孔152、及对准标记am。

参考图1d及图2，导通孔151及导通孔152设置在有源表面110a上。在图2中，出于说明目的而强调包括导通孔151、导通孔152、及半导体管芯110的有源表面110a在内的某些结构特征，且为易于说明起见，在图2中仅示出十二个导通孔151及六个导通孔152。在一些实施例中，对于每一个集成电路组件200a来说，半导体管芯110的有源表面110a具有区域rn1及区域rn2，区域rn1用于电连接到封装结构中所包含的其他组件(例如，用于两个集成电路组件之间的电连接、集成电路组件与重布线路结构之间的电连接等)，区域rn2用于电连接到电源或被电接地(例如，用于集成电路组件与被电接地的或提供电力的外部组件之间的电连接)。

在一些实施例中，如图2所示，导通孔151设置在有源表面110a的区域rn1中，且导通孔152设置在有源表面110a的区域rn2中。在一些实施例中，导通孔151的最大尺寸r1小于导通孔152的最大尺寸r2。在一些实施例中，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状与导通孔152的形状实质上相同。如图2所示，举例来说，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状及导通孔152的形状为圆形。

在某些实施例中，导通孔151在半导体管芯110的有源表面110a的区域rn1中沿第一方向x及第二方向y排列成阵列形式，其中第一方向x不平行于第二方向y。在一些实施例中，第一方向x实质上垂直于第二方向y。如图2所示，举例来说，沿第一方向x排列的每两个紧邻的导通孔151间隔开距离d1，且沿第二方向y排列的每两个紧邻的导通孔151间隔开距离d2。在一些实施例中，如图2所示，距离d1实质上等于距离d2，然而本发明实施例并非仅限于此。在替代实施例中，距离d1可大于距离d2。在替代实施例中，距离d1可小于距离d2。在某些实施例中，导通孔151的最大尺寸r1处于约20μm至约60μm范围内。

在某些实施例中，如图2所示，导通孔152沿对角线方向u排列成平行的行(parallellines)且彼此间隔开距离g1，或者沿对角线方向v排列成平行的行且彼此间隔开距离g2。应注意，对角线方向u实质上垂直于对角线方向v，且对角线方向u及对角线方向v不同于第一方向x及第二方向y。也就是说，导通孔152在半导体管芯110的有源表面110a的区域rn2中沿对角线方向u及对角线方向v排列成阵列形式。在一些实施例中，距离g1实质上等于距离g2；然而，本发明实施例并非仅限于此，在替代实施例中，距离g1可大于或小于距离g2。换句话说，如图2所示，在某些实施例中，沿第一方向x排列的每两个紧邻的导通孔152间隔开距离d3，且沿第二方向y排列的每两个紧邻的导通孔152间隔开距离d4，其中导通孔152分别以交错方式沿第一方向x排列并以交错方式沿第二方向y排列。在一些实施例中，距离d3实质上等于距离d4，然而本发明实施例并非仅限于此。在替代实施例中，距离d3大于距离d4。在替代实施例中，距离d3小于距离d4。在某些实施例中，导通孔152的最大尺寸r2处于80μm至200μm范围内。

然而，导通孔151的排列及导通孔152的排列并非特别受限于图2所示集成电路组件200a。在一些实施例中，导通孔151及导通孔152的配置关系的各种修改形式示于图4a、图4b至图6中。然而，本发明实施例并非仅限于此。

图3是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。在替代实施例中，具有图2所示导通孔151及导通孔152的排列形式的集成电路组件200a可被具有图3所示导通孔151及导通孔152的排列形式的集成电路组件200b替换。一起参考图2及图3，图2所示集成电路组件200a与图3所示集成电路组件200b彼此相似，其中不同之处在于，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状与导通孔152的形状彼此不同。图3所示与以上在图2中阐述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再重复相同元件的某些细节或说明。在一些实施例中，如图3所示，在半导体管芯110的有源表面110a上的垂直投影中，举例来说，导通孔151的形状为椭圆形，且导通孔152的形状为圆形。

在图3中，出于说明目的而强调包括导通孔151、导通孔152、及半导体管芯110的有源表面110a在内的某些结构特征，且为易于说明起见，在图3中仅示出十二个导通孔151及六个导通孔152。在一些实施例中，半导体管芯110的有源表面110a具有区域rn1及区域rn2，其中导通孔151设置在有源表面110a的区域rn1上，且导通孔152设置在有源表面110a的区域rn2上。在一些实施例中，如图3所示，导通孔151的最大尺寸r1小于导通孔152的最大尺寸r2。

在某些实施例中，导通孔151在有源表面110a的区域rn1上沿第一方向x及第二方向y排列成阵列形式。如图3所示，举例来说，沿第一方向x排列的每两个紧邻的导通孔151间隔开距离d1，且沿第二方向y排列的每两个紧邻的导通孔151间隔开距离d2。在一些实施例中，如图3所示，距离d1小于距离d2，然而本发明实施例并非仅限于此。在替代实施例中，距离d1可大于距离d2。在替代实施例中，距离d1实质上等于距离d2。在某些实施例中，导通孔151的最大尺寸r1处于约20μm至约60μm范围内。

在某些实施例中，如图3所示，导通孔152沿对角线方向u排列成平行的行且彼此间隔开距离g1，或者沿对角线方向v排列成平行的行且彼此间隔开距离g2。也就是说，导通孔152在有源表面110a的区域rn2上沿对角线方向u及对角线方向v排列成阵列形式。在一些实施例中，距离g1实质上等于距离g2；然而，本发明实施例并非仅限于此，在替代实施例中，距离g1可大于或小于距离g2。换句话说，如图3所示，在某些实施例中，沿第一方向x排列的每两个紧邻的导通孔152间隔开距离d3，且沿第二方向y排列的每两个紧邻的导通孔152间隔开距离d4，其中导通孔152分别以交错方式沿第一方向x排列并以交错方式沿第二方向y排列。在一些实施例中，距离d3实质上等于距离d4，然而本发明实施例并非仅限于此。在替代实施例中，距离d3大于距离d4。在替代实施例中，距离d3小于距离d4。在某些实施例中，导通孔152的最大尺寸r2处于80μm至200μm范围内。

图4a是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。图4b是集成电路组件沿着图4a所示剖面线ii-ii’的示意性剖视图。一起参考图3及图4a至图4b，图3所示集成电路组件200b与图4a及图4b所示集成电路组件200c彼此相似，其中不同之处在于，集成电路组件200c中进一步包括附加元件(即，虚拟通孔153)。图4a及图4b所示与以上在图3中阐述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再重复相同元件的某些细节或说明。在一些实施例中，如图4a及图4b所示，本发明实施例的集成电路组件200b中可进一步包括一个或多个虚拟通孔153，以形成图4a及图4b所示集成电路组件200c。

参考图4a，出于说明目的而强调包括导通孔151、导通孔152、虚拟通孔153、及半导体管芯110的有源表面110a在内的某些结构特征，且为易于说明起见，在图4a中仅示出十二个导通孔151、六个导通孔152、及六个虚拟通孔153。在一些实施例中，半导体管芯110的有源表面110a具有区域rn1及区域rn2，其中导通孔151设置在有源表面110a的区域rn1上，且导通孔152及虚拟通孔153设置在有源表面110a的区域rn2上。在一些实施例中，如图4a所示，导通孔151的最大尺寸r1小于导通孔152的最大尺寸r2且小于虚拟通孔153的最大尺寸r3。应注意，图2所示导通孔151及导通孔152的排列与图4a所示导通孔151及导通孔152的排列相似或实质上相同，且因此为简明起见，本文中将不再重复导通孔151及导通孔152的排列形式的某些细节或说明。

在一些实施例中，如图4a所示，导通孔152及虚拟通孔153设置在有源表面110a的区域rn2上。在某些实施例中，导通孔152及虚拟通孔153排列成阵列形式，其中导通孔152与虚拟通孔153在有源表面110a的区域rn2上沿第一方向x及第二方向y交替地排列，且彼此间隔开恒定的距离g。即，如图4a所示，与导通孔152相似，虚拟通孔153沿对角线方向u排列成平行的行，或者沿对角线方向v排列成平行的行。也就是说，虚拟通孔153在有源表面110a的区域rn2上沿对角线方向u及对角线方向v排列成阵列形式。换句话说，如图4a所示，在某些实施例中，虚拟通孔153分别以交错形式(astaggermanner)沿第一方向x排列并以交错形式沿第二方向y排列。在某些实施例中，虚拟通孔153的最大尺寸r3处于60μm至120μm范围内。如图4a及图4b所示，虚拟通孔153与导通孔151及导通孔152电隔离。换句话说，虚拟通孔153不接触导通孔152且不接触导通孔151。

参考图4b，在一些实施例中，在制作导通孔151及导通孔152期间，虚拟通孔153可形成于半导体管芯110的有源表面110a上且形成于后钝化层140的顶表面上。在一些实施例中，虚拟通孔153的顶表面153t及侧壁153s在实体上接触保护层160。换句话说，虚拟通孔153与导电接垫120电隔离。在一些实施例中，导通孔151、导通孔152、及虚拟通孔153是通过同一工艺来制作。在此种实施例中，虚拟通孔153的材料实质上相同于导通孔151的材料及导通孔152的材料。在一些实施例中，虚拟通孔153可为圆形形状(参见图4a)、椭圆形形状、三角形形状、矩形形状等。根据本发明实施例，虚拟通孔153的形状及数目不受限制。可容易通过调整图案化光刻胶层中的开口的尺寸来修改虚拟通孔153的尺寸。应注意，在一些替代实施例中，制作虚拟通孔153是可选的。

在一些实施例中，在制作接触接垫cp1及接触接垫cp2期间，可在后钝化层140的顶表面与虚拟通孔153之间形成接触接垫cp4(参见图4b)。在某些实施例中，接触接垫cp4的最大尺寸w3处于约60μm至约120μm范围内。在一些实施例中，接触接垫cp1、接触接垫cp2、及接触接垫cp4是通过同一工艺来制作。在此种实施例中，接触接垫cp4的材料实质上相同于接触接垫cp1的材料及接触接垫cp2的材料。接触接垫cp4的数目可对应于虚拟通孔153的数目。应注意，在一些替代实施例中，所述形成接触接垫cp4是可选的。

在替代实施例中，虚拟通孔153、导通孔151、及导通孔152可在不同的步骤中制作，但本发明实施例并非仅限于此。举例来说，可在形成导通孔151及接触接垫cp1之前或之后、及/或在形成导通孔152及接触接垫cp2之前或之后分别形成虚拟通孔153及接触接垫cp4。

图5是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。在替代实施例中，具有图2所示导通孔151及导通孔152的排列形式的集成电路组件200a可被具有图5所示导通孔151及导通孔152的排列形式的集成电路组件200d替换。

在图5中，出于说明目的而强调包括导通孔151、导通孔152、及半导体管芯110的有源表面110a在内的某些结构特征，且为易于说明起见，在图5中仅示出八个导通孔151及八个导通孔152。在一些实施例中，如图5所示，导通孔151的最大尺寸r1小于导通孔152的最大尺寸r2。在一些实施例中，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状与导通孔152的形状实质上相同。如图5所示，在半导体管芯110的有源表面110a上的垂直投影中，举例来说，导通孔151的形状及导通孔152的形状为圆形。

在某些实施例中，导通孔151及导通孔152在半导体管芯110的有源表面110a上沿第一方向x及第二方向y排列成阵列形式。如图5所示，导通孔151与导通孔152沿第一方向x交替地排列，且导通孔151与导通孔152沿第二方向y交替地排列。在一些实施例中，沿第一方向x，导通孔151中的一者与导通孔152中的一者间隔开距离d5；且沿第二方向y，导通孔151中的一者与导通孔152中的一者间隔开距离d6。在一些实施例中，距离d5实质上等于距离d6，然而本发明实施例并非仅限于此。在替代实施例中，距离d5大于距离d6。在替代实施例中，距离d5小于距离d6。

在某些实施例中，导通孔151沿对角线方向u及/或对角线方向v排列成平行的行。在某些实施例中，导通孔152沿对角线方向u及/或对角线方向v平行排列。换句话说，导通孔151及导通孔152不沿对角线方向u及对角线方向v交替排列。

图6是根据本发明一些示例性实施例的集成电路组件的导通孔的放大的示意性俯视平面图。在替代实施例中，具有图5所示导通孔151及导通孔152的排列形式的集成电路组件200d可被具有图6所示导通孔151及导通孔152的排列形式的集成电路组件200e替换。一起参考图5及图6，图6所示集成电路组件200d与图6所示集成电路组件200e彼此相似，其中不同之处在于，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状及导通孔152的形状彼此不同。图6所示与以上在图5中阐述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再重复相同元件的某些细节或说明。

在图6中，出于说明目的而强调包括导通孔151、导通孔152、及半导体管芯110的有源表面110a在内的某些结构特征，且为易于说明起见，在图6中仅示出八个导通孔151及八个导通孔152。在一些实施例中，如图6所示，导通孔151的最大尺寸r1小于导通孔152的最大尺寸r2。在一些实施例中，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状与导通孔152的形状彼此不同。在一些实施例中，如图6所示，在半导体管芯110的有源表面110a上的垂直投影中，导通孔151的形状为椭圆形，且导通孔152的形状为圆形。

在某些实施例中，导通孔151及导通孔152在半导体管芯110的有源表面110a上沿第一方向x及第二方向y排列成阵列形式。如图6所示，导通孔151与导通孔152沿第一方向x交替地排列，且导通孔151与导通孔152沿第二方向y交替地排列。在一些实施例中，沿第一方向x，导通孔151中的一者与导通孔152中的一者间隔开距离d7；且沿第二方向y，导通孔151中的一者与导通孔152中的一者间隔开距离d8。在一些实施例中，距离d7小于距离d8，然而本发明实施例并非仅限于此。在替代实施例中，距离d7大于距离d8。在替代实施例中，距离d7实质上等于距离d8。

如图6所示，在某些实施例中，导通孔151沿对角线方向u及/或对角线方向v平行排列。在某些实施例中，导通孔152沿对角线方向u及/或对角线方向v平行排列。换句话说，导通孔151及导通孔152不沿对角线方向u及对角线方向v交替排列。

参考图1e，在一些实施例中，提供上面形成有剥离层db及绝缘层in的载体c。在一些实施例中，剥离层db位于载体c与绝缘层in之间。在一些实施例中，举例来说，载体c为玻璃衬底，剥离层db为形成于玻璃衬底上的光-热转换(light-to-heatconversion，lthc)释放层，且绝缘层in是形成于剥离层db上的聚苯并恶唑(pbo)层。应注意，在一些替代实施例中，所述形成绝缘层in是可选的。还可注意，根据本发明实施例，载体c的材料、剥离层db的材料、及绝缘层in的材料并非仅限于本文所公开的材料。

在一些实施例中，在提供上面形成有剥离层db及绝缘层in的载体c之后，在绝缘层in上形成多个导电柱cp。在一些实施例中，通过光刻、镀覆及光刻胶剥除工艺(photoresiststrippingprocess)在载体c之上(例如，在绝缘层in正上方)形成导电柱cp。在一些替代实施例中，通过其他工艺预先制作导电柱cp并将导电柱cp安装在载体c之上。举例来说，导电柱cp包括铜柱或其他金属柱。

继续参考图1e，在一些实施例中，可将图1d所示集成电路组件200a中的一者拾取及放置在由载体c承载的绝缘层in上。在一些实施例中，通过管芯贴合膜(dieattachfilm)、粘合膏(adhesionpaste)等将集成电路组件200a贴合或粘合在绝缘层in上。在一些实施例中，集成电路组件200a可具有比导电柱cp的高度小的厚度，如图1e所示。然而，本发明实施例并非仅限于此。在替代实施例中，集成电路组件200a的厚度可大于或实质上等于导电柱cp的高度。如图1e所示，可在形成导电柱cp之后将集成电路组件200a拾取及放置在绝缘层in上。然而，本发明实施例并非仅限于此。在替代实施例中，可在形成导电柱cp之前将集成电路组件200a拾取及放置在绝缘层in上。另外，集成电路组件200a可由图3所示集成电路组件200b、图4a所示集成电路组件200c、图5所示集成电路组件200d、或图6所示集成电路组件200e来替换，本发明实施例并非仅限于此。

参考图1f，在载体c之上(例如，在绝缘层in上)形成绝缘包封体210，以包封集成电路组件200a及导电柱cp。换句话说，集成电路组件200a及导电柱cp被绝缘包封体210覆盖并嵌于绝缘包封体210中。在一些实施例中，绝缘包封体210为通过模制工艺形成的模制化合物(moldingcompound)，且绝缘包封体210的材料可包括环氧树脂或其他适合的树脂。举例来说，绝缘包封体210可为含有化学填料的环氧树脂。

参考图1f及图1g，在一些实施例中，对绝缘包封体210、导电柱cp、及集成电路组件200a进行平面化，直到暴露出集成电路组件200a的顶表面s1(例如，导通孔151的顶表面151t、导通孔152的顶表面152t、及/或对准标记am的顶表面)及导电柱cp的顶表面s3。在对绝缘包封体210进行平面化之后，在载体c之上(例如，在绝缘层in上)形成平面化绝缘包封体210’。在绝缘包封体210的平面化工艺期间(示于图1g中)，保护层160也被平面化。在一些实施例中，如图1g所示，在绝缘包封体210及保护层160a的平面化工艺期间，导电柱cp的某些部分也被平面化。举例来说，可通过机械研磨(mechanicalgrinding)或化学机械抛光(chemicalmechanicalpolishing，cmp)来形成平面化绝缘包封体210’。在平面化工艺之后，可视需要执行清洁步骤，例如以清洁并移除因平面化工艺而产生的残余物。然而，本发明实施例并非仅限于此，而是平面化步骤可通过任何其他适合的方法来执行。

在一些实施例中，如图1g所示，平面化绝缘包封体210’在实体上接触集成电路组件200a的侧壁s2及导电柱cp的侧壁s4。换句话说，集成电路组件200a及导电柱cp大部分嵌入平面化绝缘包封体210’中，仅集成电路组件200a的顶表面s1及导电柱cp的顶表面s3以可触及方式被暴露出(accessiblyexposed)。在某些实施例中，导通孔151的顶表面151t、导通孔152的顶表面152t、对准标记am的顶表面、及导电柱cp的顶表面s3与平面化绝缘包封体210’的顶表面210t’实质上齐平。换句话说，导通孔151的顶表面151t、导通孔152的顶表面152t、对准标记am的顶表面、及导电柱cp的顶表面s3与平面化绝缘包封体210’的顶表面210t’实质上共面。

参考图1h，在一些实施例中，在形成平面化绝缘包封体210’之后，在平面化绝缘包封体210’上形成重布线路结构220。在一些实施例中，重布线路结构220形成于平面化绝缘包封体210’的顶表面210t’、导通孔151的顶表面151t、导通孔152的顶表面152t、对准标记am的顶表面、及导电柱cp的顶表面s3上。在某些实施例中，将重布线路结构220制作成与位于其下方的的一个或多个连接件电连接。此处，前述连接件可为嵌于平面化绝缘包封体210’中的集成电路组件200a的导通孔151及导通孔152、以及导电柱cp。换句话说，重布线路结构220电连接到导通孔151、导通孔152、及导电柱cp。

继续参考图1h，在一些实施例中，重布线路结构220包括交替堆叠的多个层间介电层222与多个重布线导电层224，且重布线导电层224电连接到嵌于平面化绝缘包封体210’中的集成电路组件200a的导通孔151及导通孔152、以及导电柱cp。如图1h所示，在一些实施例中，导通孔151的顶表面151t、导通孔152的顶表面152t、及导电柱cp的顶表面s3接触重布线路结构220。在此种实施例中，导通孔151的顶表面151t、导通孔152的顶表面152t、及导电柱cp的顶表面s3接触重布线导电层224中的最底部的重布线导电层224。在一些实施例中，最底部的层间介电层222局部地覆盖导通孔151的顶表面151t、导通孔152的顶表面152t、及导电柱cp的顶表面s3。在某些实施例中，最顶部的重布线导电层224可包括多个接垫。在此种实施例中，上述接垫可包括用于球安装的多个球下金属(under-ballmetallurgy，ubm)图案224a及/或用于安装无源组件的多个连接接垫224b。根据本发明实施例，球下金属图案224a的数目及连接接垫224b的数目不受限制。根据本发明实施例，层间介电层222的数目及重布线导电层224的数目不受限制。

如图1h所示，在一些实施例中，在形成重布线路结构220之后，在球下金属图案224a上放置多个导电球230，且在连接接垫224b上安装至少一个无源组件240。在一些实施例中，可通过植球工艺(ballplacementprocess)在球下金属图案224a上放置导电球230，且可通过焊接工艺(solderingprocess)在连接接垫224b上安装无源组件240。在一些实施例中，通过重布线路结构220，部分导电球230电连接到集成电路组件200a。在一些实施例中，通过重布线路结构220，部分导电球230电连接到无源组件240。在某些实施例中，部分导电球230可电浮动或电接地，但本发明实施例并非仅限于此。

参考图1h及图1i，在一些实施例中，在形成重布线路结构220、导电球230、及无源组件240之后，将绝缘层in、平面化绝缘包封体210’及集成电路组件200a从由载体c所承载的剥离层db剥离，以使绝缘层in与载体c分离。在其中剥离层db为光-热转换释放层的实施例中，可利用紫外光(ultraviolet，uv)激光照射，以有利于从载体c剥落绝缘层in。

如图1i所示，在一些实施例中，可进一步将绝缘层in图案化，以使得在绝缘层in中形成多个接触开口o，以暴露出导电柱cp的底表面s5。接触开口o的数目可对应于导电柱cp的数目，但本发明实施例并非仅限于此。在一些实施例中，通过激光钻孔工艺或其他适合的工艺在绝缘层in中形成接触开口o。

参考图1j，在一些实施例中，在绝缘层in中形成接触开口o之后，在被接触开口o暴露出的导电柱cp的底表面s5上分别形成多个导电球250。并且，可例如对导电球250进行回焊以与导电柱cp的底表面s5结合。如图1j所示，在形成导电球230及导电球250之后，具有双侧端子的集成电路组件200a的集成扇出型(integratedfan-out，info)封装的形成便告完成。在一些实施例中，通过重布线路结构220及导电柱cp，部分导电球250电连接到集成电路组件200a。在一些实施例中，通过重布线路结构220及导电柱cp，部分导电球250电连接到导电球230。在一些实施例中，通过重布线路结构220及导电柱cp，部分导电球250电连接到无源组件240。在某些实施例中，部分导电球250可电浮动或电接地，但本发明实施例并非仅限于此。

在替代实施例中，可提供附加封装(图中未示出)。在一些实施例中，附加封装例如可包括存储器器件。在某些实施例中，附加封装可堆叠在图1j所示集成电路组件200a之上并通过导电球250电连接到集成电路组件200a，以制作叠层封装(package-on-package，pop)结构。然而，本发明实施例并非仅限于此。

在替代实施例中，在图1e中，可将多于一个集成电路组件200a拾取及放置在绝缘层in上，且可将可移除地结合到绝缘层in的集成电路组件200a排列成阵列。当放置在绝缘层in上的集成电路组件200a被排列成阵列时，可将导电柱cp划分成与集成电路组件200a的数目对应的多个群组。

图7是根据本发明一些示例性实施例的集成电路组件及绝缘包封体的放大的示意性俯视平面图。图8是根据本发明一些示例性实施例的集成电路组件及绝缘包封体的放大的示意性俯视平面图。图9是根据本发明一些示例性实施例的集成电路组件及绝缘包封体的放大的示意性俯视平面图。一起参考图1a至图1j及图7至图9，图7至图9中所分别示出的封装结构相似于图1a至图1j中所示出的封装结构，其中不同之处在于图7至图9中所分别示出的封装结构中包括多于一个集成电路组件200a。

在图7至图9中，出于说明目的而强调包括平面化绝缘包封体210’以及具有导通孔151、导通孔152、及半导体管芯110的有源表面110a的集成电路组件200a在内的某些结构特征，且为易于说明起见，在图7至图9中仅示出两个集成电路组件200a。应注意，集成电路组件200a的数目并非仅限于此。此外，为简明起见，本文中将不再重复集成电路组件200a中每一者的导通孔151及导通孔152的排列形式的某些细节或说明。在一些实施例中，这两个集成电路组件200a排列在彼此旁边，其中这两个集成电路组件200a中的一者被称为集成电路组件200al，且这两个集成电路组件200a中的另一者被称为集成电路组件200ar。

在一些实施例中，如图7所示，集成电路组件200al的区域rn1及集成电路组件200ar的区域rn1位于集成电路组件200al的区域rn2与集成电路组件200ar的区域rn2之间。举例来说，集成电路组件200al的区域rn1位于集成电路组件200ar的区域rn1与集成电路组件200al的区域rn2之间，而集成电路组件200ar的区域rn1位于集成电路组件200al的区域rn1与集成电路组件200ar的区域rn2之间。然而，本发明实施例并非仅限于此。

在替代实施例中，如图8所示，集成电路组件200al的区域rn1及集成电路组件200ar的区域rn2位于集成电路组件200al的区域rn2与集成电路组件200ar的区域rn1之间。举例来说，集成电路组件200al的区域rn1位于集成电路组件200ar的区域rn2与集成电路组件200al的区域rn2之间，而集成电路组件200ar的区域rn2位于集成电路组件200al的区域rn1与集成电路组件200ar的区域rn1之间。

在替代实施例中，如图9所示，集成电路组件200al的区域rn2及集成电路组件200ar的区域rn2位于集成电路组件200al的区域rn1与集成电路组件200ar的区域rn1之间。集成电路组件200al的区域rn2位于集成电路组件200ar的区域rn2与集成电路组件200al的区域rn1之间，而集成电路组件200ar的区域rn2位于集成电路组件200al的区域rn2与集成电路组件200ar的区域rn1之间。

根据一些实施例，提供一种包括半导体管芯、多个导通孔、及保护层的集成电路组件。所述半导体管芯包括有源表面及设置在所述有源表面上的多个导电接垫。所述多个导通孔分别设置在所述导电接垫上且接触所述导电接垫，其中所述多个导通孔的第一群组中的每一个导通孔具有第一最大尺寸，所述多个导通孔的第二群组中的每一个导通孔具有第二最大尺寸，且在所述有源表面上的垂直投影中，所述第一最大尺寸小于所述第二最大尺寸。所述保护层覆盖所述有源表面且至少接触所述多个导通孔的侧壁。

根据一些实施例，所述的集成电路组件中，其中所述第一最大尺寸对所述第二最大尺寸的比率为约0.1至约0.75。根据一些实施例，所述的集成电路组件进一步包括：接触接垫的第一群组，所述接触接垫的所述第一群组中的每一个接触接垫分别位于所述多个导电接垫中的对应一者与所述多个导通孔的所述第一群组中的相应一者之间；以及接触接垫的第二群组，所述接触接垫的所述第二群组中的每一个接触接垫分别位于所述多个导电接垫中的对应一者与所述多个导通孔的所述第二群组中的相应一者之间，其中所述接触接垫的所述第一群组中的每一个接触接垫具有第三最大尺寸，所述接触接垫的所述第二群组中的每一个接触接垫具有第四最大尺寸，且在所述有源表面上的所述垂直投影中，所述第三最大尺寸小于所述第四最大尺寸。根据一些实施例，所述的集成电路组件中，其中所述第三最大尺寸对所述第四最大尺寸的比率为约0.1至约0.75。根据一些实施例，所述的集成电路组件进一步包括：至少一个虚拟通孔，设置在所述有源表面上，其中所述至少一个虚拟通孔与所述多个导通孔间隔开，且所述至少一个虚拟通孔的侧壁被所述保护层覆盖。根据一些实施例，所述的集成电路组件中，其中所述多个导通孔的所述第一群组的顶表面及所述多个导通孔的所述第二群组的顶表面与所述保护层的顶表面实质上共面。根据一些实施例，提供一种封装结构包括：所述的集成电路组件；绝缘包封体，包封所述集成电路组件的侧壁；以及重布线路结构，设置在所述绝缘包封体上，其中所述重布线路结构电连接到所述集成电路组件。

根据一些实施例，提供一种包括半导体管芯、多个导通孔、及保护层的集成电路组件。所述半导体管芯包括有源表面及设置在所述有源表面上的多个导电接垫，其中所述有源表面具有第一区域及第二区域。所述多个导通孔分别设置在所述导电接垫上且接触所述导电接垫，其中所述多个导通孔的第一群组排列在所述有源表面的所述第一区域中，且所述多个导通孔的第二群组排列在所述有源表面的所述第二区域中，其中所述多个导通孔的所述第一群组中的每一个导通孔具有第一最大尺寸，所述多个导通孔的所述第二群组中的每一个导通孔具有第二最大尺寸，且在所述有源表面上的垂直投影中，所述第一最大尺寸小于所述第二最大尺寸。所述保护层覆盖所述有源表面且至少接触所述多个导通孔的侧壁。

根据一些实施例，所述的集成电路组件中，其中所述多个导通孔的所述第一群组在所述有源表面的所述第一区中沿第一方向及与所述第一方向垂直的第二方向排列成阵列形式，在沿所述第一方向排列的所述多个导通孔的所述第一群组中的两个紧邻的导通孔之间存在第一距离，且在沿所述第二方向排列的所述多个导通孔的所述第一群组中的两个紧邻的导通孔之间存在第二距离，且其中所述多个导通孔的所述第二群组在所述有源表面的所述第二区中沿第三方向排列成平行的行，在沿所述第一方向排列的所述多个导通孔的所述第二群组中的两个紧邻的导通孔之间存在第三距离，且在沿所述第二方向排列的所述多个导通孔的所述第二群组中的两个紧邻的导通孔之间存在第四距离，其中所述第三方向不同于所述第一方向及所述第二方向。根据一些实施例，所述的集成电路组件中，其中所述第一距离实质上等于所述第二距离，且所述第三距离实质上等于所述第四距离。根据一些实施例，所述的集成电路组件中，其中所述第一距离不同于所述第二距离，且所述第三距离实质上等于所述第四距离。根据一些实施例，所述的集成电路组件进一步包括：多个虚拟通孔，设置在所述有源表面上且排列在所述有源表面的所述第二区中，其中在所述多个虚拟通孔中的一者与所述多个导通孔的所述第二群组中和所述多个虚拟通孔中的所述一者紧邻的一者之间存在间隙，且所述多个虚拟通孔的侧壁被所述保护层覆盖。根据一些实施例，所述的集成电路组件中，其中所述多个导通孔的所述第一群组的顶表面及所述多个导通孔的所述第二群组的顶表面与所述保护层的顶表面实质上共面。根据一些实施例，提供一种封装结包括：所述的集成电路组件；绝缘包封体，包封所述集成电路组件的侧壁；以及重布线路结构，设置在所述绝缘包封体上，其中所述重布线路结构电连接到所述集成电路组件。

根据一些实施例，提供一种包括半导体管芯、多个导通孔、及保护层的集成电路组件。所述半导体管芯包括有源表面及设置在所述有源表面上的多个导电接垫。所述多个导通孔分别设置在所述导电接垫上且接触所述导电接垫，其中所述多个导通孔的第一群组及所述多个导通孔的第二群组在所述有源表面上沿第一方向及与所述第一方向垂直的第二方向排列成阵列形式，所述多个导通孔的所述第一群组与所述多个导通孔的所述第二群组沿所述第一方向交替排列，且所述多个导通孔的所述第一群组与所述多个导通孔的所述第二群组沿所述第二方向交替排列，且其中所述多个导通孔的所述第一群组中的每一个导通孔具有第一最大尺寸，所述多个导通孔的所述第二群组中的每一个导通孔具有第二最大尺寸，且在所述有源表面上的垂直投影中，所述第一最大尺寸小于所述第二最大尺寸。所述保护层覆盖所述有源表面且至少接触所述多个导通孔的侧壁。

根据一些实施例，所述的集成电路组件中，其中沿所述第一方向，所述多个导通孔的所述第一群组中的一者与所述多个导通孔的所述第二群组中的和所述第一群组中的此所述一者紧邻的一者间隔开第一距离，且其中沿所述第二方向，所述多个导通孔的所述第一群组中的一者与所述多个导通孔的所述第二群组中的和所述第一群组中的此所述一者紧邻的一者间隔开第二距离。根据一些实施例，所述的集成电路组件中，其中所述第一距离实质上等于所述第二距离。根据一些实施例，所述的集成电路组件中，其中所述第一距离不同于所述第二距离。根据一些实施例，所述的集成电路组件中，其中所述多个导通孔的所述第一群组的顶表面与所述多个导通孔的所述第二群组的顶表面与所述保护层的顶表面实质上共面。根据一些实施例，提供一种封装结包括：所述的集成电路组件；多个导电柱，排列在所述集成电路组件旁边；绝缘包封体，包封所述集成电路组件的侧壁及所述多个导电柱的侧壁；以及重布线路结构，设置在所述绝缘包封体上，其中所述重布线路结构电连接到所述集成电路组件及所述多个导电柱。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，其可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替、及变更。