半导体器件及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

mos(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。

随着半导体技术的发展，传统的平面式的mos晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(finfet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。

然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。

技术实现要素：

本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底；形成栅极结构、源漏掺杂层和介质层，栅极结构位于基底上，源漏掺杂层位于栅极结构两侧的基底中，介质层位于基底、源漏掺杂层和栅极结构上，所述源漏掺杂层中具有源漏离子；在栅极结构两侧的介质层中形成暴露出源漏掺杂层表面的第一通孔，所述第一通孔暴露出源漏掺杂层的顶部，在第一通孔底部的源漏掺杂层表面掺杂第一离子，第一离子的导电类型和源漏离子的导电类型相同；掺杂第一离子后，对所述源漏掺杂层进行第一退火处理，在源漏掺杂层内的表面形成接触掺杂区；第一退火处理后，在第一通孔底部的接触掺杂区内形成第二通孔，且所述第二通孔的深度小于所述接触掺杂区厚度。在所述第一通孔和第二通孔内形成插塞。

可选的，所述插塞的形成步骤包括：形成第二通孔后，在所述第一通孔内、第二通孔内和介质层上形成插塞材料层；形成插塞材料层后，平坦化所述插塞材料层，暴露出介质层顶部表面，在第一通孔和第二通孔内形成插塞。

可选的，在第一通孔底部的源漏掺杂层表面掺杂第一离子的工艺包括离子注入工艺。

可选的，当所述半导体器件的类型为p型器件时，所述第一离子的类型为p型离子，所述第一离子包括：硼离子、bf2⁺离子或铟离子；当所述半导体器件的类型为n型器件时，所述第一离子的类型为n型离子，所述第一离子包括：磷离子、砷离子或锑离子。

可选的，所述第一离子的类型为n型离子；所述离子注入工艺的参数包括：采用的离子为砷离子，注入能量为1kev～15kev，注入剂量为1.0e15atom/cm²～2.0e16atom/cm²；或者，所述离子注入工艺的参数包括：采用的离子为锑离子，注入能量为2kev～30kev，注入剂量为5.0e14atom/cm²～3.0e16atom/cm²。

可选的，所述第一离子的类型为p型离子；所述离子注入工艺的参数包括：采用的离子为硼离子，注入能量为0.5kev～8kev，注入剂量为8.0e14atom/cm²～3.0e16atom/cm²；或者，所述离子注入工艺的参数包括：采用的离子为bf2⁺离子，注入能量为1kev～10kev，注入剂量为8.0e14atom/cm²～3.0e16atom/cm²。

可选的，所述第一退火处理包括激光退火或尖峰退火。

可选的，第一退火处理后，第二通孔形成前，对所述第一通孔底部的接触掺杂区进行第二离子注入，在接触掺杂区内的表面形成非晶掺杂区。

可选的，所述第二离子注入的掺杂离子为第二离子。

可选的，所述非晶掺杂区的厚度大于所述第二通孔的深度。

可选的，所述非晶掺杂层的厚度小于接触掺杂区的厚度。

可选的，所述第二离子包括锗离子。

可选的，所述第二离子注入的参数包括：采用的离子为锗离子，注入能量为1kev～10kev，注入剂量为1.0e13atom/cm²～1.0e16atom/cm²。

可选的，形成第二通孔后，形成所述插塞材料层前，在所述第二通孔侧壁和底部形成金属层；形成金属层后，对所述金属层和源漏掺杂层进行第二退火处理，在第二通孔侧壁和底部表面形成金属硅化物层。

可选的，所述金属层的材料包括ti、ni或co。

可选的，所述第二退火包括激光退火或尖峰退火。

本发明还提供一种采用上述任意一项方法形成的半导体器件。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明通过刻蚀所述介质层形成第一通孔，所述第一通孔暴露出源漏掺杂层，对第一通孔暴露出的源漏掺杂层掺杂第一离子，并进行第一退火处理，使得所述第一离子横向扩散进入源漏掺杂层未被离子注入的区域，从而在源漏掺杂层的表面形成接触掺杂区；第二通孔形成在接触掺杂区内，且所述第二通孔的深度小于所述接触掺杂区厚度，则第二通孔的底部和侧壁均具有均匀分布的第一离子，插塞与高掺杂的源漏掺杂层接触，能够减小接触电阻，且接触电阻均匀，从而提高器件的性能。

进一步的，对所述第一通孔底部的接触掺杂区进行第二离子注入，在接触掺杂区内的表面形成非晶掺杂区，第二通孔位于所述非晶掺杂区内，后续在第二通孔侧壁和底部形成的金属硅化物层均匀，有利于减小插塞与高掺杂的源漏掺杂层之间的接触电阻，从而提高器件的性能。

附图说明

图1至图3是一种半导体器件的结构示意图。

图4至图13是本发明实施例的半导体器件的形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的半导体器件的性能较差。

图1至图3是一种半导体器件形成过程的结构示意图。

参考图1，提供基底，所述基底包括半导体衬底100、位于半导体衬底100表面的鳍部和隔离结构101；形成栅极结构110、源漏掺杂层120和介质层130，栅极结构110位于基底上，源漏掺杂层120位于栅极结构110两侧的基底中，介质层130位于源漏掺杂层120和栅极结构110上，所述源漏掺杂层120中具有源漏离子；在栅极结构110两侧的介质层130中形成暴露出源漏掺杂层120表面的源漏通孔140。

参考图2，在源漏通孔140底部的源漏掺杂层120表面掺杂第一离子，所述第一离子为第一离子，第一离子的导电类型和源漏离子的导电类型相同。

参考图3，在源漏通孔140底部的源漏掺杂层120表面掺杂第一离子后，对源漏掺杂层120进行退火处理，使得第一离子在源漏掺杂层120内扩散。

在源漏通孔140底部的源漏掺杂层120表面掺杂第一离子，源漏掺杂层120顶部区域中第一离子和第一离子的总浓度大于源漏离子的浓度，降低源漏掺杂层120顶部区域的电阻。

对所述源漏掺杂层进行离子注入时，为了将离子打到通孔的底部，离子注入方向垂直于衬底表面方向，第一离子在源漏通孔的侧壁的分布较少，即使经过退火处理，第一离子会在源漏掺杂层中发生扩散，但到达源漏通孔侧壁的第一离子的数量也较少，故源漏通孔的侧壁部分的离子浓度较低，与后续形成的插塞的接触电阻不均匀，影响器件的性能。

本发明中，形成第一通孔至暴露出源漏掺杂层的顶部表面后，对源漏掺杂层进行离子注入，再经过退火后使得所述第一离子在源漏掺杂层内横向扩散，在源漏掺杂层表面形成高掺杂浓度的接触掺杂区，再在接触掺杂区内形成第二通孔，第二通孔的底部和侧壁均为高掺杂浓度的源漏掺杂层，从而减小了与插塞之间的接触电阻。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图13是本发明一实施例中半导体器件形成过程的结构示意图。

参考图4，提供基底。

本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，在其它实施例中，半导体器件为平面式的mos晶体管。

本实施例中，所述基底包括半导体衬底200和位于半导体衬底200上的鳍部210。在其它实施例中，当半导体器件为平面式的mos晶体管时，基底为平面式的半导体衬底。

本实施例中，所述半导体衬底200上还具有隔离层201，隔离层201覆盖鳍部210的部分侧壁，所述隔离层201的顶部表面低于鳍部210的顶部表面。所述隔离层201的材料包括氧化硅。

继续参考图4，形成栅极结构、源漏掺杂层250和介质层，栅极结构位于基底上，源漏掺杂层250位于栅极结构两侧的基底中，介质层位于源漏掺杂层250和栅极结构上，所述源漏掺杂层250中具有源漏离子。

本实施例中，所述栅极结构包括位于基底上的栅极结构本体220、位于栅极结构本体220侧壁的第一侧墙221、以及位于第一侧墙221侧壁的第二侧墙222。在其它实施例中，栅极结构包括栅极结构本体、位于栅极结构本体侧壁的第一侧墙和位于栅极结构本体顶部的保护层。

所述栅极结构本体220包括位于基底上的界面层、栅介质层和位于栅介质层上的栅电极层。所述栅介质层的材料为高k(k大于3.9)介质材料，所述栅电极层的材料为金属，如钨。

本实施例中，栅极结构本体220横跨鳍部210且覆盖鳍部210的部分顶部表面和部分侧壁表面。所述栅介质层位于隔离层201的部分表面、覆盖鳍部210的部分顶部表面和部分侧壁表面。

本实施例中，所述栅极结构本体220还包括覆盖鳍部210部分顶部表面和部分侧壁表面的界面层，所述栅介质层位于界面层表面。所述界面层的材料包括氧化硅。

所述介质层包括底层介质层230和顶层介质层240，底层介质层230位于基底上且覆盖栅极结构侧壁，顶层介质层240位于底层介质层230和栅极结构上。

具体的，在基底上形成伪栅极结构；在伪栅极结构的侧壁依次形成第一侧墙221和第二侧墙222；在伪栅极结构、第一侧墙221和第二侧墙222两侧的基底中形成源漏掺杂层250；形成源漏掺杂层250后，在源漏掺杂层250和基底上形成底层介质层230，底层介质层230覆盖第一侧墙221、第二侧墙222的侧壁且暴露出第一侧墙221、第二侧墙222和伪栅极结构的顶部表面；形成底层介质层230后，去除伪栅极结构，在底层介质层230中形成栅开口；在栅开口中形成栅极结构本体220；在栅极结构本体220、底层介质层230、第一侧墙221和第二侧墙222上形成顶层介质层240。

所述源漏掺杂层250位于栅极结构两侧的基底中，具体的，源漏掺杂层250位于栅极结构两侧的鳍部210中。

所述源漏掺杂层250具有源漏离子。当所述半导体器件的类型为n型时，源漏离子的导电类型为n型，如磷离子；当所述半导体器件的类型为p型时，源漏离子的导电类型为p型，如硼离子。

本实施例中，源漏掺杂层250采用外延生长工艺形成。相应的，当所述半导体器件的类型为n型时，源漏掺杂层250的材料为具有源漏离子的硅；当所述半导体器件的类型为p型时，源漏掺杂层250的材料为具有源漏离子的锗硅。在其它实施例中，源漏掺杂层采用离子注入工艺而形成。

所述底层介质层230的材料包括氧化硅。所述顶层介质层240的材料包括氧化硅。

参考图5，在栅极结构两侧的介质层中形成暴露出源漏掺杂层250表面的第一通孔260。

具体的，形成所述第一通孔260的方法包括：在介质层上形成图形化的第一掩膜层(未图示)，所述第一掩膜层用于定义第一通孔260的位置；以所述第一掩膜层为掩膜，采用各向异性干刻工艺刻蚀栅极结构两侧的介质层，在栅极结构两侧的介质层中形成第一通孔260；采用各向异性干刻工艺刻蚀介质层后，去除第一掩膜层。所述第一掩膜层的材料包括光刻胶。

其他实施例中，还包括：在栅极结构上的介质层中形成第一栅通孔，第一栅通孔暴露出栅极结构本体220的顶部表面。

参考图6，形成第一通孔260后，在第一通孔260底部的源漏掺杂层250表面掺杂第一离子，第一离子的导电类型和源漏离子的导电类型相同。

当所述源漏离子的导电类型为n型时，所述第一离子的导电类型为n型；当所述源漏离子的导电类型为p型时，所述第一离子的导电类型为p型。

在第一通孔260底部的源漏掺杂层250表面掺杂第一离子的工艺包括离子注入工艺。

若所述离子注入工艺的注入能量过大，则将第一离子注入至源漏掺杂层250较深的区域，会增加第一离子向沟道区扩散的程度，进而沟道区中导电离子的浓度与源漏掺杂层250中导电离子的浓度差减小，沟道区和源漏掺杂层250之间的耗尽层的宽度会增大，会增加栅极结构两侧源漏掺杂层250和分别和沟道区的耗尽层连通在一起的几率；若所述离子注入工艺的注入能量过小，离子注入至源漏掺杂层250表面所形成的接触掺杂区的厚度过小，对接触电阻的改善不明显。

所述离子注入工艺的注入角度为注入方向与半导体衬底200表面法线方向之间的夹角。

在一个实施例中，当所述第一离子的类型为n型离子时，所述离子注入工艺的参数包括：采用的离子为as离子，注入能量为1kev～15kev，注入剂量为1.0e15atom/cm²～2.0e16atom/cm²，注入角度为0度～20度，或者，所述离子注入工艺的参数包括：采用的离子为sb离子，注入能量为2kev～30kev，注入剂量为5.0e14atom/cm²～3.0e16atom/cm²，注入角度为0度～20度。

在另一个实施例中，当所述第一离子的类型为p型离子时，所述离子注入工艺的参数包括：采用的离子为b离子，注入能量为0.5kev～8kev，注入剂量为8.0e14atom/cm²～3.0e16atom/cm²，注入角度为0度～20度；或者，所述离子注入工艺的参数包括：采用的离子为bf2⁺离子，注入能量为1kev～10kev，注入剂量为8.0e14atom/cm²～3.0e16atom/cm²，注入角度为0度～20度。

所述第一离子在源漏掺杂层250中的浓度为源漏离子在源漏掺杂层250浓度的30％～80％。选择此范围的意义包括：若第一离子在源漏掺杂层250中的浓度小于源漏离子在源漏掺杂层250浓度的30％，对源漏掺杂层250顶部区域电阻的改善作用较小；若第一离子在源漏掺杂层250中的浓度大于源漏离子在源漏掺杂层250浓度的80％，导致工艺浪费，且源漏掺杂层250顶部区域和沟道区之间的耗尽层容易发生穿通。

本发明实施例中，对第一通孔暴露出源漏掺杂层的顶部表面进行离子注入，即使离子注入的角度不为垂直注入，只要第一离子进入源漏掺杂层，第一离子会在第一退火处理的热动力驱动下横向扩散进入临近的源漏掺杂层从而形成接触掺杂区，后续形成的第二通孔位于接触掺杂区内，则第二通孔的侧壁和底部均为高掺杂的接触掺杂区，即离子注入的角度不为垂直方向，不会影响到第二通孔侧壁的掺杂浓度。

参考图7，源漏掺杂层250掺杂第一离子后，对所述源漏掺杂层250进行第一退火处理，在源漏掺杂层250内的表面形成接触掺杂区251。

第一退火处理使得所述第一离子在源漏掺杂层250内横向扩散形成接触掺杂区251。

所述第一退火处理包括激光退火或尖峰退火。

所述第一退火采用激光退火或尖峰退火的好处包括：激光退火和尖峰退火升温过程较快，避免升温过程引起半导体器件的掺杂区域的离子有较大的扩散，提高了掺杂区域的稳定性。

在第一通孔260底部的源漏掺杂层250表面掺杂第一离子，第一离子的导电类型和源漏离子的导电类型相同，在源漏掺杂层250顶部区域形成接触掺杂区251。接触掺杂区251中的第一离子和源漏离子的总浓度大于接触掺杂区下方源漏掺杂区250中源漏离子的浓度。这样使得接触掺杂区251的电阻相对于接触掺杂区下方的源漏掺杂区250的电阻较小，进而用于降低源漏掺杂区250和后续在源漏掺杂区250上形成的插塞之间的接触势垒。

所述接触掺杂区251底部距离源漏掺杂层顶部的距离为第一距离的d1。

所述第一距离d1为10nm～100nm。所述第一距离与离子注入的深度和离子注入的浓度以及退火处理时的温度有关。

参考图8，第一退火处理后，对所述第一通孔底部的接触掺杂区251进行第二离子注入，在接触掺杂区251内的表面形成非晶掺杂区252。

所述第二离子注入的掺杂离子为第二离子。

所述第二离子包括锗离子。

本实施例中，所述第二离子注入的参数包括：采用的离子为锗离子，注入能量为1kev～10kev，注入剂量为1.0e13atom/cm²～1.0e16atom/cm²。

所述源漏掺杂层250的材料为硅，所述第二离子注入是为了对所述源漏掺杂层250表面进行非晶化处理，使得所述源漏掺杂层250表面为非晶态，后续与金属反应的速率均一，形成的金属硅化物层比较均匀，能够降低源漏掺杂层250与金属层之间的接触电阻，从而降低源漏掺杂层250与插塞之间的接触电阻。

所述非晶掺杂区252的厚度小于接触掺杂区251的厚度。

所述非晶掺杂区252底部距离源漏掺杂层顶部的距离为第三距离d3，所述第三距离d3小于等于第一距离d1，所述第三距离d3为8nm～80nm。

第三距离d3大于第一距离d1，源漏掺杂层非晶化程度较高，容易导致源漏掺杂层寄生电阻过大。

参考图9，形成非晶掺杂区252后，刻蚀去除部分第一通孔260底部的非晶掺杂区252，形成第二通孔261。

所述第二通孔261底部距离源漏掺杂层250顶部的距离为第二距离d2，所述第二距离d2小于第一距离d1，且所述第二距离d2小于第三距离d3。

所述第二距离d2为5nm～40nm。

所述第二距离d2大于第一距离是d1，第二通孔261底部位于接触掺杂区251下方，接触掺杂区251下方的源漏掺杂层250的离子浓度相对于接触掺杂区251较低，则此时无法改善器件的接触电阻。

非晶掺杂层252位于接触掺杂区251内，接触掺杂区251掺杂了第一离子，掺杂浓度较高，故非晶掺杂区252的掺杂浓度也较高。所述第二通孔261位于非晶掺杂区252内，非晶掺杂区252为源漏掺杂层250的一部分，后续形成的插塞与源漏掺杂层的接触包括底部接触和侧壁接触两部分，由于第二通孔位于非晶掺杂区252内，非晶掺杂区252的离子浓度较高，则后续形成的插塞与源漏掺杂层的接触时，侧壁接触和底部接触均为高掺杂浓度的非晶掺杂区252，则底部接触电阻和侧壁接触电阻均较小，能够减小器件的接触电阻，同时所述非晶掺杂区252的硅为非晶硅，后续在第二通孔侧壁和底部形成的金属硅化物层均匀，有利于减小插塞与高掺杂的源漏掺杂层之间的接触电阻，进一步降低了半导体器件的接触电阻。

刻蚀所述第一通孔260底部的非晶掺杂区252的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺参数包括：第一阶段采用h2气体，h2流量为20sccm～500sccm，时间为5s～50s，温度为70摄氏度；第二阶段采用包括ch3f气体、o2和he的混合气体，ch3f流量为60sccm～800sccm，o2流量为5sccm～200sccm，he流量为50sccm～200sccm，时间为5秒～100s，温度为35摄氏度～75摄氏度。

参考图10，形成第二通孔261后，在第二通孔261底部表面和侧壁表面形成金属层270。

所述金属层270的材料包括ti、co或ni。

所述金属层270还位于介质层上。

形成金属层270的工艺为沉积工艺，如溅射工艺。

本实施例中，在进行后续的第二退火之前，还在金属层270表面形成阻挡层(未图示)。所述阻挡层的材料包括氮化钛或氮化钽。形成所述阻挡层的工艺为沉积工艺，如溅射工艺。

参考图11，进行第二退火，在第二通孔261暴露出的源漏掺杂层250表面形成金属硅化物层280。

本实施例中，进行第二退火，使得金属层270内的金属原子扩散至源漏掺杂层250而与源漏掺杂层250材料反应形成金属硅化物层280。

所述第二退火的作用还包括：激活源漏掺杂层250中的第二离子。

本实施例中，由于源漏掺杂层250的表面材料中掺杂有源漏离子、第一离子和第二离子，因此金属硅化物层280中掺杂有源漏离子、第一离子和第二离子，进一步降低了金属硅化物层280的电阻。

所述第二退火包括激光退火或尖峰退火。

所述第二退火采用激光退火或尖峰退火的好处包括：激光退火和尖峰退火升温过程较快，避免升温过程引起半导体器件的掺杂区域的离子有较大的扩散，提高了掺杂区域的稳定性。

本实施例中，阻挡层在第二退火之前形成，在进行第二退火的过程中，阻挡层能够保护金属层270，阻挡第二退火对金属层270造成氧化。

在一个实施例中，为了防止第二退火的温度下，阻挡层的材料重新结晶而导致阻挡层性能稳定性较差的问题，选择第二退火的温度在900摄氏度以下。

在其它实施例中，阻挡层在第二退火之后形成。

在其它实施例中，不形成阻挡层。

参考图12，进行第二退火之后，在第一通孔260和第二通孔261(参考图11)中和介质层上形成插塞材料层290。

本实施例中，插塞材料层290位于阻挡层表面。

所述插塞材料层290的材料为金属，如钨。

形成插塞材料层290的工艺为沉积工艺，如化学气相沉积工艺。

参考图13，平坦化插塞材料层290，直至暴露出介质层顶部表面，在第一通孔260和第二通孔261内形成插塞291。

本实施例中，平坦化插塞材料层290和金属层270，直至暴露出介质层的顶部表面，使第一通孔260和第二通孔261中的插塞材料层290形成插塞291。

相应的，本实施例还提供一种采用上述方法形成的半导体器件。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。