本公开涉及其中多个半导体层被层压的半导体装置。
背景技术：
在半导体装置中，通过层压多个半导体层，能够减小半导体装置的尺寸或增强其性能，同时抑制其尺寸的增大。在日本专利特开第2014-99582号中，公开了一种固态成像装置，其中半导体基板被层压以形成三层。
在日本专利特开第2014-99582号的技术中，未检查基板之间的连接，并且还存在减小设备尺寸和/或增强其性能的空间。
技术实现要素：
本公开提供实现其尺寸减小和/或其性能增强的半导体装置。
为了解决上述问题，提供一种半导体装置，包括：半导体基板，其中设有多个半导体元件；第一半导体层，被重叠在半导体基板上并且其中设有多个光电转换元件；第二半导体层，被布置在半导体基板与第一半导体层之间；第一配线结构，被布置在第一半导体层与第二半导体层之间；第二配线结构，被布置在第二半导体层与半导体基板之间；以及第三配线结构，被布置在第二配线结构与半导体基板之间。
在第一方面，第一半导体层包括在第一配线结构一侧的第一主表面，第一配线结构包括第一配线，第二半导体层包括在第二配线结构一侧的第二主表面，第二配线结构包括第二配线，第三配线结构包括第三配线，还包括穿过第一半导体层并到达第一配线的贯通电极(through electrode)和穿过第二半导体层并到达第三配线的贯通电极，并且到达第一配线的贯通电极在第一主表面上的宽度与到达第三配线的贯通电极在第二主表面上的宽度不同。
在第二方面，第一半导体层包括在第一配线结构一侧的第一主表面，第一配线结构包括第一配线和第二配线，第二半导体层包括在第二配线结构一侧的第二主表面，第三配线结构包括电连接到第一配线的第三配线和电连接到第二配线的第四配线，包括穿过第一半导体层并到达第一配线的贯通电极和穿过第一半导体层并到达第二配线的贯通电极，并且到达第一配线的贯通电极在第一主表面上的宽度与到达第二配线的贯通电极在第一主表面上的宽度不同。
在第三方面，第一半导体层包括在第一配线结构一侧的第一主表面，第一配线结构包括第一配线，第二半导体层包括在第二配线结构一侧的第二主表面，第二配线结构包括第二配线，第三配线结构包括电连接到第一配线的第三配线和电连接到第二配线的第四配线，包括穿过第二半导体层并到达第三配线的贯通电极和穿过第二半导体层并到达第四配线的贯通电极，并且到达第三配线的贯通电极在第二主表面上的宽度与到达第四配线的贯通电极在第二主表面上的宽度不同。
在第四方面，可以提供包括上述半导体装置的设备。
参考附图根据以下示例性实施例的描述，本公开的进一步的特征将变得清楚。
附图说明
图1是用于说明根据本公开的一个实施例的半导体装置的示意图。
图2A和图2B是用于说明根据本公开的一个实施例的半导体装置的示意图。
图3A和图3B是用于说明根据本公开的一个实施例的半导体装置的示意图。
图4是用于说明根据本公开的示例性实施例的半导体装置的示意图。
图5是用于说明根据本公开的示例性实施例的半导体装置的示意图。
图6是用于说明根据本公开的示例性实施例的半导体装置的示意图。
图7是用于说明根据本公开的示例性实施例的半导体装置的示意图。
具体实施方式
在下文中，将参考附图描述用于实现本公开的形态。要注意的是，在以下的描述和附图中，对多个附图中共同的构成部件给予共同的标号。因而，将通过相互参考多个附图来描述共同的构成部件，并且将适当地省略被给予共同标号的构成部件的描述。而且，例如通过将构成部件称为第一构成部件、第二构成部件、第三构成部件等，可以在具有相似名称但被给予不同标号的构成部件之间进行区分。
共同的实施例
图1是根据本公开的示例性实施例的半导体装置APR的示意图。在半导体装置APR中，芯片10、芯片20和芯片30被重叠。芯片10、20和30中的每一个设有半导体集成电路。芯片20位于芯片10和芯片30之间。芯片10、芯片20和芯片30具有外边缘基本共享的形状。芯片10、芯片20以及芯片30被层压的方向称为层压方向，与层压方向正交的方向被称为平面方向。在下面的描述中，除非另有说明，否则两个重叠的构成部件意味着两个构成部件中的一个的投影被投影到两个构成部件中的另一个的关系，并且这个时候的投影在层压方向上被投影。
芯片10包括像素电路单元11，其中各自包括光电转换元件的像素电路PXC被二维地排列。其中设有像素电路单元11并且排列光电转换元件的区域被称为像素区域PX。芯片10包括像素区域PX周围的外围区域PR。其中设有光电转换元件的半导体装置APR能够被用作光电转换装置或成像装置。在外围区域PR中，设有贯通电极。而且，在外围区域PR中，设有驱动每个像素电路PXC的驱动电路单元12以及从半导体装置APR的外部供给电力并输入/输出信号的接口单元13。
芯片20设有存储电路单元21和驱动每个像素电路PXC的驱动电路单元22。
芯片30设有操作电路单元31、驱动像素电路单元11的驱动电路单元32、从半导体装置APR的外部供给电力并输入/输出信号的接口单元33、列电路单元34以及控制电路单元35。操作电路单元31可以具有用于执行图像处理的逻辑电路的配置。在列电路单元34中，排列与像素电路单元11的列对应的多个列电路。多个列电路中的每一个被配置为执行诸如相关双采样(CDS)处理、放大处理或AD(模拟-数字)转换处理之类的信号处理。
要注意的是，可以至少部分地交换上面描述的芯片20和芯片30的功能。例如，存储电路单元21可以被设置给芯片30并且操作电路单元31可以被设置给芯片20。
将简单描述半导体装置APR的操作。首先，作为模拟信号的像素信号根据光的接收被从像素电路单元11输出到像素电路单元11的光电转换元件。像素信号被输入到列电路单元34，对其执行CDS处理、放大处理、AD转换处理等，并生成数字数据。数字数据被输入到操作电路单元31。输入到操作电路单元31的数字数据经历信号处理，并且在这个时候，数字数据被从操作电路单元31临时存储在存储电路单元21中。从操作电路单元31输出的数字信号通过接口单元13被转换成适于诸如LVDS之类的差分传输的信号，并被输出到外部。
图2A图示出像素电路PXC的示例。像素电路PXC包括光电转换元件PD1、光电转换元件PD2、传送门TX1、传送门TX2以及电容性元件FD。而且，像素电路PXC能够包括放大晶体管SF、重置晶体管RS和选择晶体管SL。光电转换元件PD1和PD2中的每一个是光电二极管或光电门(photo gate)。传送门TX1和TX2是MIS(金属-绝缘体-半导体)门，并且放大晶体管SF、重置晶体管RS和选择晶体管SL是MIS晶体管。放大晶体管SF可以是结型场效应晶体管。在本示例中，两个光电转换元件PD1和PD2共享一个放大晶体管SF，但是三个或更多个光电转换元件可以共享一个放大晶体管SF，或者可以为光电转换元件PD1和PD2中的每一个设置放大晶体管SF。
在光电转换元件PD1或PD2中生成的信号电荷经由传送门TX1或TX2被传送到电容性元件FD的浮置节点FN。构成具有电流源CS的源极跟随器电路的放大晶体管SF的栅极连接到浮置节点FN，并且用作电压信号的像素信号被输出到信号输出线OUT。重置晶体管RS重置浮置节点FN的电荷和电位，并且选择晶体管SL切换放大晶体管SF和信号输出线OUT之间的连接。重置晶体管RS和放大晶体管SF连接到电源线VDD。为像素电路PXC的每一列设置信号输出线OUT和电源线VDD。用于向在每一列中设置的电源线VDD供电的共用电源线(未示出)能够被设置在芯片10中，或者能够被设置在芯片20或芯片30中。由此，能够减少芯片10中电源线的爬行(crawling)，从而使得能够实现降低磁噪声的效果。
图2B图示出设有半导体装置APR的设备EQP的示例。除了其中芯片10、芯片20和芯片30被层压的半导体器件IC之外，半导体装置APR还能够包括将半导体器件IC容纳在其中的封装PKG。设备EQP还可以包括光学系统OPT、控制装置CTRL、处理装置PRCS、显示装置DSPL、存储器装置MMRY和机器装置MCHN中的至少一个。将在下面详细描述设备EQP。
半导体装置APR包括多个贯通电极，芯片10、芯片20和芯片30中的至少两个与这些贯通电极电连接。贯通电极中的每一个穿过被包括在芯片10中的半导体层和/或被包括在芯片20中的半导体层。半导体层中的每一个通常是硅层(单晶硅层)，使得贯通电极也能够被称为TSV(硅通孔)。要注意的是，半导体层的半导体元件和贯通电极通过设在通过其设有贯通电极的贯通孔的侧壁上的绝缘体(未示出)或在半导体层中设置的绝缘槽(未示出)绝缘。
图1示意性地图示出多个贯通电极。像素电路单元11和列电路单元34经由贯通电极41和贯通电极51连接。驱动电路单元12和驱动电路单元22经由贯通电极42和48连接。贯通电极42具有在驱动电路单元12和22之间发送信号的功能。贯通电极48具有在驱动电路12和22之间供电的功能。驱动电路单元22和驱动电路单元32经由贯通电极52和58连接。贯通电极52具有在驱动电路单元22和32之间发送信号的功能。贯通电极58具有在驱动电路单元22和32之间供电的功能。
接口单元13和接口单元33经由贯通电极43和贯通电极53连接。存储电路单元21和操作电路单元31经由贯通电极54和贯通电极55连接。贯通电极54从操作电路单元31向存储电路单元21发送数据，并且贯通电极55从存储电路单元21向操作电路单元31发送数据。贯通电极实现上述单元之间的电连接。
根据其功能、数量或位置来改变贯通电极的宽度对于减小半导体装置APR的尺寸和/或增强其性能是有效的。当所有贯通电极的宽度相同时，在简化设计的同时，每个芯片的功能、性能或技术节点被限制。
例如，在列中排列的相同类型的贯通电极的数量大的情况下，为了优化贯通电极的数量，可以使贯通电极的宽度比贯通电极数量小的情况下的宽度窄。而且，为了提高芯片之间的键合强度，可以使接近半导体芯片的外边缘的贯通电极的宽度比接近半导体芯片的内侧的贯通电极的宽度宽。此外，为了减小在半导体装置APR中生成的应力，可以使其中设置更大数量贯通电极的芯片上的贯通电极的宽度更窄。通常，仅由于贯通电极73和74，所以芯片20与芯片10比具有更大数量的贯通电极。因而，从应力减小的角度来看，可以使穿过半导体层200的贯通电极的宽度比穿过半导体层100的贯通电极的宽度窄。从减小电阻的角度来看，长贯通电极的宽度可以比短贯通电极的宽度宽。由于要求发送数字信号的贯通电极执行高速传输，因此为了减小电阻并由此减小RC延迟，可以使其宽度比发送仅要求低速传输的模拟信号的贯通电极的宽度宽。
当待比较的两个贯通电极中的一个贯通电极的宽度是另一个贯通电极的宽度的1.1倍或更多时，或者另一个贯通电极的宽度是这一个贯通电极的宽度的0.9倍或更少时，能够说这两个贯通电极的宽度有效地不同。在比较贯通电极的宽度时，±1％以内的差异可以被认为是误差或微小差异。要注意的是，在贯通电极的截面形状为除圆形形状以外的形状的情况下，例如诸如矩形或椭圆形之类，贯通电极具有最大宽度和最小宽度。在这种情况下，贯通电极的宽度不是由最小宽度而是由最大宽度来定义。相应芯片的贯通电极能够被分为粗贯通电极和细贯通电极两种。作为分类的方法，首先，在穿过每个芯片的半导体层的所有贯通电极当中，将宽度最宽的贯通电极的宽度设置为最大宽度Wmax，并将宽度最窄的贯通电极的宽度设置为最小宽度Wmin。然后，将最大宽度Wmax和最小宽度Wmin的中间值(平均值)设置为作为虚拟基准值的基准宽度Wmid(Wmid＝(Wmax+Wmin)/2)。具有等于或大于基准宽度Wmid的宽度的贯通电极能够被定义为粗贯通电极，而宽度小于基准宽度Wmid的贯通电极能够被定义为细贯通电极。由此，即使在贯通电极的宽度的类型数被设置为三或更多的情况下，也能够容易地比较细贯通电极的数量与粗贯通电极的数量。从减小芯片中生成的应力的角度来看，可以使粗贯通电极的数量小于细贯通电极的数量。
图3A图示出芯片10中的贯通电极41、42、43、46、47和48的平面布置。在图3A中，贯通电极41和42中的每一个用圆圈示出，并且贯通电极43、46、47和48中的每一个用正方形示出。贯通电极41、42的每一个的宽度比贯通电极43、46、47、48中的每一个的宽度窄。
图3B图示出芯片20中的贯通电极51、52、53、54、55、56、57和58的平面布置。在图3B中，贯通电极51、52、54和55中的每一个用圆圈示出，并且贯通电极53、56、57和58中的每一个用正方形示出。贯通电极51、52、54和55中的每一个的宽度比贯通电极53、56、57和58中的每一个的宽度窄。
贯通电极46和56具有从芯片30向像素电路单元11供电并且从芯片30向存储电路单元21供电的功能。在图3A中，每个圆角四边形指示焊盘开口。贯通电极43、53、47和57具有连接布置在焊盘开口的底部的焊盘与芯片30的功能。
与相邻的焊盘开口相比，贯通电极43被布置得更靠近芯片10的外边缘。与贯通电极47相邻的焊盘开口沿着外边缘与贯通电极47交替布置。与贯通电极46相比，与贯通电极47相邻的焊盘开口被布置得更靠近芯片10的外边缘。
要求贯通电极41与像素电路PXC的列数一样多，并且当考虑像素电路PXC的列数被设置为大约1000至10000时，每个贯通电极41的宽度可以尽可能窄以便增大贯通电极41的数量。类似地，要求贯通电极42与像素电路PXC的行数一样多，并且当考虑像素电路PXC的行数被设置为大约1000至10000时，每个贯通电极42的宽度可以尽可能窄以便增大贯通电极42的数量。虽然图3A示意性地图示出82个贯通电极41和42，但实际上总共需要大约1000至100000个贯通电极41和42。这同样适用于贯通电极51和52。另一方面，由于不要求贯通电极43、46、47和48与贯通电极41和42一样多，因此，通过增大其宽度，电阻与贯通电极41和42的电阻相比可以减小，并且连接的可靠性与贯通电极41和42的连接的可靠性相比可以提高。虽然图3A示意性地图示出58个贯通电极43、46和47，但实际上总共需要大约仅100至1000个贯通电极43、46和47。宽度相对较宽的贯通电极43、46、47和48中的每一个与芯片10的外边缘之间的距离比宽度相对较窄的贯通电极41和42中的每一个与芯片10的外边缘之间的距离短。通过在芯片10的外侧布置宽度相对较宽的贯通电极43、46、47和48，能够布置其宽度尽可能相对较宽的贯通电极43、46、47和48。而且，通过在芯片10的外侧布置宽度相对较宽的贯通电极43、46、47和48，能够缓和在芯片10中生成的应力。这同样适用于芯片20。贯通电极54和55位于像素区域PX正下方并布置在芯片20的中心部分中，因此，为了减小对像素区域PX的像素电路单元11的影响和在芯片20中生成的应力而具有相对较窄的宽度。
如图3A和图3B中所示，与贯通电极41和42的宽度相比而言宽度较宽的贯通电极43、46、47和48被布置在其外边缘构成四边形的芯片10的全部的四条边上。这将被详细描述。在图3A中，像素区域PX(未示出)被设置在贯通电极41的上部列和下部列之间，其中贯通电极41被设置在被划分成上侧和下侧的两列中。如图1中所示，像素区域PX的外边缘也是四边形。芯片10和像素区域PX的每个外边缘的四条边被称为上边、下边、左边和右边。多个贯通电极43的列被布置在像素区域PX的左边与芯片10的左边之间，并且多个贯通电极48的列被布置在像素区域PX的右边与芯片10的右边之间。而且，多个贯通电极46和47的列被布置在像素区域PX的上边与芯片10的上边之间，并且多个贯通电极46和47的列被布置在像素区域PX的下边与芯片10的下边之间。通过以这种方式在芯片10的四条边上布置宽度宽的贯通电极43、46、47和48，能够均衡在芯片10和整个半导体装置APR中生成的应力，并改进半导体装置APR的可靠性。要注意的是，在本示例中，与贯通电极43、46、47和48的宽度相比宽度窄的贯通电极41和42对应力具有相对小的影响，因此仅布置在上边、下边和右边上而不布置在左边上，但是可以布置在四边上。芯片20中的贯通电极53、56、57和58也布置在芯片20的四条边上。
在下文中，将通过关注贯通电极来描述半导体装置APR的具体构造。
第一实施例
图4是根据第一示例性实施例的半导体装置APR的截面图。芯片30包括其中设有多个半导体元件的半导体基板300。芯片20被重叠在半导体基板300上，并且包括其中设有多个半导体元件的半导体层200。芯片10被重叠在半导体基板300上，并且包括其中设有多个光电转换元件PD的半导体层100。芯片10和芯片20经由键合表面40键合，并且芯片20和芯片30经由键合表面50键合。键合表面40和50中的键合可以通过绝缘体之间和/或导体之间的直接键合来执行，其中绝缘体和导体二者包括在芯片10、20和30中，或者可以通过使用键合材料进行键合(粘合)来执行。要注意的是，在以下的描述中，设定布置在同一导体层上且被赋予不同标号的配线构成电隔离(绝缘)的独立电路径。
除了光电转换元件PD之外，芯片10的半导体层100还具有传送门TX、电容性元件FD和元件隔离单元ISP。每个元件隔离单元ISP能够具有诸如LOCOS或STI之类的绝缘体隔离结构或PN结隔离结构。半导体层100包括用于构成像素电路PXC的其他晶体管(未示出)。
在芯片20的半导体层200中设置的存储电路单元21包括其中排列有多个DRAM(动态随机存取存储器)单元(cell)203的DRAM单元阵列。每个DRAM单元203中的电容器可以是在半导体层200中设置的沟槽电容器或在半导体层200上设置的堆叠电容器。DRAM单元203包括作为半导体元件的晶体管。而且，存储电路单元21包括布置在DRAM单元阵列的周围并且包括作为半导体元件的晶体管204的外围电路。
芯片30的半导体基板300包括作为半导体元件的晶体管303、304、305、306、307和308。作为其示例，晶体管303被包括在接口单元33中，并且晶体管304被包括在列电路单元34中。而且，晶体管305和306被包括在操作电路单元31中。晶体管307被包括在驱动电路单元32并且晶体管308被包括在控制电路单元35中。
芯片10包括布置在半导体层100和半导体层200之间的配线结构110。在芯片10中设置的集成电路由半导体层100和配线结构110构成。配线结构110包括像素电路单元11的信号输入线(未示出)、信号输出线OUT、电源线VDD等。配线结构110包括：包括多个层间绝缘层的绝缘膜130，主要由铜(Cu)制成的导体层131，主要由铜(Cu)制成的导体层132，以及主要由铝(Al)制成的导体层133。导体层133可以主要由铜(Cu)制成。多个导体层131和132位于导体层133和半导体层100之间。配线结构110包括多根配线111、112、115和116。在本示例中，多根配线111、112、115和116是包括在导体层133中的铝配线模式(pattern)。配线111和配线116分别从其露出以穿过半导体层100的焊盘开口81和82分别在配线111和配线116上方设置。配线111和配线116是键合线83和84分别经由焊盘开口81和82连接到其的焊盘(键合焊盘)。用作焊盘的配线111和配线116构成图1中所描述的接口单元13。要注意的是，焊盘开口81和82可以布置在芯片10的外边缘的内侧，以便如图3A中所示被半导体层100包围，或者可以如图4中所示被布置为包括芯片10的外边缘。
配线111和配线116中的每一个可以是凸块而不是键合线83或84连接到其的焊盘。键合线和凸块能够被统称为相对于外部的连接构件。
芯片10包括设置在相对于半导体层100的与配线结构110相对的一侧的光学结构120。光学结构120包括遮光构件LS、介电膜DF、滤色器CF和微透镜ML。通过使多个微透镜ML中的一个处理图2A所示的两个光电转换元件PD1和PD2，还能够通过像平面相位差方法执行焦点检测。半导体层100具有用作配线结构110一侧的主表面的前表面101以及用作在与前表面101相对的一侧(光学结构120一侧)的主表面的后表面102。本示例性实施例的半导体装置APR是其中后表面102用作光接收表面的后侧照明成像装置。在后表面102上设置多根配线121、122、125和126。遮光构件LS主要由诸如钨(W)之类的金属制成。
芯片20包括布置在半导体层200和半导体基板300之间的配线结构210。在芯片20中设置的集成电路由半导体层200和配线结构210构成。配线结构210包括在存储电路单元21的DRAM单元阵列中的字线和位线。配线结构210包括：包括多个层间绝缘层的绝缘膜230，主要由铝(Al)制成的导体层231，主要由铝(Al)制成的导体层232，以及主要由铝(Al)制成的导体层233。导体层231、232和233可以主要由铜(Cu)制成。多个导体层231和232位于导体层233和半导体层200之间。配线结构210包括多根配线211、212、213、214、215和216。例如，配线213和214连接到晶体管204，并且配线215连接到包括在驱动电路单元22中的晶体管。在本示例中，多根配线211、212、213、214、215和216是包括在导体层233中的铝配线模式。
芯片20包括布置在半导体层200和配线结构110之间的配线结构220。配线结构220包括多根配线221、222、223、224、225和226。半导体层200具有用作配线结构210一侧的主表面的前表面以及用作与前表面201相对的一侧(在配线结构220的一侧)的主表面的后表面202。配线结构220包括遮蔽构件227。遮蔽构件227用作抑制透过半导体层100的光入射在半导体层200上的遮光构件。
芯片30包括布置在配线结构210和半导体基板300之间的配线结构310。在芯片30中设置的集成电路由半导体基板300和配线结构310构成。配线结构310包括：包括多个层间绝缘层的绝缘膜330，主要由铜(Cu)制成的导体层331，主要由铜(Cu)制成的导体层332，以及主要由铝(Al)制成的导体层333。导体层333可以主要由铜(Cu)制成。多个导体层331和332位于导体层333和半导体基板300之间。配线结构310包括多根配线311、312、313、314、315和316。例如，配线311连接到晶体管303，配线312连接到晶体管304，并且配线313连接到晶体管305。而且，例如，配线314连接到晶体管306，配线315连接到晶体管307，并且配线316连接到晶体管308。在本示例中，多根配线311、312、313、314、315和316是包括在导体层333中的铝配线模式。半导体基板300具有用作配线结构310一侧的主表面的前表面301以及用作与前表面301相对的一侧的主表面的后表面302。
配线311电连接到配线211、221、121和111。配线312电连接到配线212、222、122和112。配线313电连接到配线213和223。配线314电连接到214和224。配线315电连接到配线215、225、115和125。配线316电连接到配线216、226、116和126。
这里已经举例说明了配线结构110、210和310中包括的配线连接到其的半导体元件是晶体管的情况。但是，配线结构110、210和310中包括的配线连接到其的半导体元件不限于晶体管，并且可以是二极管、电容性元件或电阻性元件。
半导体装置APR包括贯通电极61、62、65和66。贯通电极61、62、65和66分别穿过半导体层100。在本示例中，贯通电极61由一对贯通电极611和贯通电极612构成，并且贯通电极62由一对贯通电极621和贯通电极622构成。贯通电极65由一对贯通电极651和贯通电极652构成，并且贯通电极66由一对贯通电极661和贯通电极662构成。每对贯通电极通过配线121、122、125、126中的每一根相互电连接。贯通电极61(贯通电极611)到达配线111，贯通电极62(贯通电极621)到达配线112，贯通电极65(贯通电极651)到达配线115，并且贯通电极66(贯通电极661)到达配线116。而且，贯通电极61(贯通电极612)到达配线221，贯通电极62(贯通电极622)到达配线222，贯通电极65(贯通电极652)到达配线225，并且贯通电极66(贯通电极662)到达配线226。
虽然在本示例中贯通电极61、62、65和66中没有一个被重叠在贯通电极71、72、75和76中的任意一个上，但是当贯通电极61、62、65和66被重叠在贯通电极71、72、75和76上时，能够有效地利用半导体装置APR的有限空间，从而使得能够使贯通电极尽可能粗或增大贯通电极的数量。在本示例中，贯通电极61、62、65和66分别到达配线221、222、225和226，但也可以省略配线221、222、225和226，并且贯通电极61、62、65和66分别到达贯通电极71、72、75和76。在这种情况下，贯通电极61、62、65和66被重叠在贯通电极71、72、75和76上。具体而言，为了将配线111、112、115和116分别连接到配线211、212、213和214，贯通电极612、622、652和662分别到达贯通电极712、722、752和762。而且，为了分别将配线111、112、115和116连接到配线311、312、313和314，贯通电极612、622、652和662分别被重叠在贯通电极713、723、753和763上。
在本示例中，贯通电极61、62、65和66主要由铜(Cu)形成，并且配线121、122、125和126主要由钨(W)形成。但是，贯通电极61、62、65和66以及配线121、122、125和126也能够由相同的材料一体形成。由相同材料一体形成的贯通电极61、62、65和66的主要材料也可以是铜(Cu)或钨(W)，但为了减小贯通电极61、62、65和66的电阻，贯通电极61、62、65和66的主要材料可以是铜(Cu)。而且，在本示例中，配线121、122、125和126与遮光构件LS在相同的层(钨层)中形成，但是配线121、122、125和126以及遮光构件LS可以在其材料不同的不同层中形成。例如，遮光构件LS可以被设置在钨层中，并且配线121、122、125和126可以被设置在铜层中。
半导体装置APR包括贯通电极71、72、73、74、75和76。贯通电极71、72、73、74、75和76中的每一个穿过半导体层200。在本示例中，贯通电极71由一对贯通电极712和贯通电极713构成，贯通电极72由一对贯通电极722和贯通电极723构成。贯通电极73由一对贯通电极732和贯通电极733构成，贯通电极74由一对贯通电极742和贯通电极743构成。贯通电极75由一对贯通电极752和贯通电极753构成，并且贯通电极76由一对贯通电极762和贯通电极763构成。每对贯通电极通过配线221、222、223、224、225和226中的每一根相互电连接。
贯通电极71(贯通电极712)到达配线211，并且贯通电极72(贯通电极722)到达配线212。贯通电极73(贯通电极732)到达配线213，并且贯通电极74(贯通电极742)到达配线214。贯通电极75(贯通电极752)到达配线215，并且贯通电极76(贯通电极762)到达配线216。贯通电极71(贯通电极713)到达配线311，并且贯通电极72(贯通电极723)到达配线312。贯通电极73(贯通电极733)到达配线313，并且贯通电极74(贯通电极743)到达配线314。贯通电极75(贯通电极753)到达配线315，并且贯通电极76(贯通电极763)到达配线316。贯通电极73和74位于像素区域PX和半导体基板300之间。
在本示例中，贯通电极71、72、73、74、75和76主要由铜(Cu)形成，并且配线221、222、223、224、225和226主要由钨(W)形成。但是，贯通电极71、72、73、74、75和76以及配线221、222、223、224、225和226也能够由相同的材料一体形成。由相同材料一体形成的贯通电极71、72、73、74、75和76的主要材料也可以是铜(Cu)或钨(W)，但为了减小贯通电极71、72、73、74、75和76的电阻，贯通电极71、72、73、74、75和76的主要材料可以是铜(Cu)。
能够使得包括在配线结构220中的遮蔽构件227用作电磁波屏蔽构件，其抑制由于在芯片20或30中生成的电磁波入射在配线结构110或半导体层100上而引起的像素信号中的噪声的生成。为了充分利用作为电磁波屏蔽构件的功能，可以将诸如电源电位或接地电位之类的固定电位供给遮蔽构件227。能够经由穿过半导体层200的贯通电极(未示出)从配线结构210或配线结构310中包括的配线将施加给遮蔽构件227的固定电位供给遮蔽构件227。在本示例中，配线221、222、223、224、225和226与遮蔽构件227在相同的层(钨层)中形成，但是配线221、222、223、224、225和226以及遮蔽构件227可以在材料不同的不同层中形成。例如，遮蔽构件227可以被设置在钨层中，并且配线221、222、223、224、225和226可以被设置在铜层中。
虽然在本示例性实施例中使用贯通电极来连接配线结构210的配线和配线结构310的配线，但是也能够通过配线的直接键合来实现配线结构210的配线和配线结构310的配线的连接。
贯通电极61和66适用于上述的贯通电极43和47(参考图1和图3A)。贯通电极62和65适用于上述的贯通电极41、42、46和48(参考图1和图3A)。贯通电极71和76适用于上述的贯通电极53和57(参考图1和图3B)。贯通电极72和75适用于上述的贯通电极51、52、56和58(参考图1和图3B)。贯通电极73和74适用于上述的贯通电极54和55(参考图1和图3B)。
半导体层200的厚度T2能够比半导体层100的厚度T1厚(T2>T1)。半导体层200的厚度T2能够比半导体基板300的厚度T3薄(T3>T2)。当满足T2>T1时，穿过半导体层200的贯通电极的长度可能比穿过半导体层100的贯通电极的长度长。从贯通电极的电阻减小的角度来看，穿过半导体层200的长贯通电极的宽度可以比穿过半导体层100的短贯通电极的宽度宽。相反，当满足T2<T1时，穿过半导体层100的贯通电极的宽度可以比穿过半导体层200的贯通电极的宽度宽。能够将厚度T1和T2都设置为1至100μm，优选地是1至10μm。半导体层100与半导体层200之间的距离D1以及半导体层200与半导体基板300之间的距离D2可以设置为分别大于厚度T1和T2(T1<D1，T2<D2)。距离D2可以设置为比距离D1长(D1<D2)。例如，能够满足T1<T2<D1<D2。能够将半导体基板300的厚度T3设置为大于从半导体基板300到半导体层100的后表面102的总距离(D2+T2+D1+T1)的两倍(2×(D2+T2+D1+T1)<T3)。也能够将半导体基板300的厚度T3设置为小于从半导体基板300到半导体层100的后表面102的总距离(D2+T2+D1+T1)的20倍(T3<20×(D2+T2+D1+T1))。当厚度T3大于总距离的两倍时，即使在两个半导体层100和200以及配线结构110、210和310中造成应力的情况下，也能够抑制其翘曲并且实现优异的支撑。虽然期望厚度T3大于总距离，但是当厚度T3小于总距离的两倍时，取决于半导体装置APR在平面方向上的长度，在半导体装置APR中可能造成翘曲。当半导体装置APR的每条边在平面方向上的长度等于或小于10mm的情况下，即使在厚度T3小于总距离的两倍的情况下，也能够减小翘曲的影响。通过将厚度T3设置为小于总距离的20倍，能够有效地减小半导体装置APR的厚度并且减小半导体装置APR的尺寸。
在下文中，将描述贯通电极的宽度。在第一方面，穿过半导体层100的贯通电极的宽度与穿过半导体层200的贯通电极的宽度是不同的。通过使用贯通电极穿过的相应半导体层的前表面上的宽度来比较贯通电极的宽度。在第一方面中其宽度要进行比较的贯通电极将是彼此电连接的贯通电极。而且，其宽度要进行比较的贯通电极将是到达被包括在配线结构110中的配线的贯通电极和到达配线结构310的贯通电极。
通过将相对长的贯通电极的宽度设置得比相对短的贯通电极的宽度宽，能够抑制贯通电极的电阻的增大。而且，通过将以相对窄的节距布置的贯通电极的宽度设置得比以相对宽的节距布置的贯通电极的宽度窄，能够增大贯通电极的数量并且抑制贯通电极之间的短路。
具体而言，前表面101上的贯通电极61(具体而言是贯通电极611)的宽度比前表面201上的贯通电极71(具体而言是贯通电极713)的宽度窄。类似地，前表面101上的贯通电极62(具体而言是贯通电极621)的宽度比前表面201上的贯通电极72(具体而言是贯通电极723)的宽度窄。在满足关系T1<T2和D1<D2之一或两者的情况下，贯通电极71和72可能比贯通电极61和62长。因此，为了减小贯通电极71和72的电阻，可以将贯通电极71和72的宽度设置成是窄的。宽度窄的贯通电极62和宽度宽的贯通电极72的这种组合可以应用于其间阵列节距窄的贯通电极41和42以及贯通电极51和52的组合。
而且，前表面101上的贯通电极65(具体而言是贯通电极651)的宽度比前表面201上的贯通电极75(具体而言是贯通电极753)的宽度宽。类似地，前表面101上的贯通电极66(具体而言是贯通电极661)的宽度比前表面201上的贯通电极76(具体而言是贯通电极763)的宽度宽。
考虑的是，与在键合表面50中相比，在键合表面40中更容易发生芯片间的剥离。因而，通过将穿过半导体层100的贯通电极65和66的宽度设置得比穿过半导体层200的贯通电极75和76的宽度宽，能够增大键合表面40中的键合强度。宽度宽的这种贯通电极65或66可以应用于布置在靠近芯片10的外边缘的位置处的贯通电极43、47和48。
此外，在第二方面，穿过半导体层100的贯通电极的宽度与穿过半导体层200的贯通电极的宽度是不同的。通过使用贯通电极穿过的相应半导体层的前表面上的宽度来比较贯通电极的宽度。在第二方面中其宽度要进行比较的贯通电极将是彼此不电连接的贯通电极。而且，其宽度要进行比较的贯通电极将是到达被包括在配线结构110中的配线的贯通电极和到达配线结构310的贯通电极。
具体而言，前表面101上的贯通电极61(具体而言是贯通电极611)的宽度比前表面201上的贯通电极73(具体而言是贯通电极733)的宽度窄。类似地，前表面101上的贯通电极62(具体而言是贯通电极621)的宽度比前表面201上的贯通电极73(具体而言是贯通电极733)的宽度窄。
而且，前表面101上的贯通电极65(具体而言是贯通电极651)的宽度比前表面201上的贯通电极74(具体而言是贯通电极743)的宽度宽。类似地，前表面101上的贯通电极66(具体而言是贯通电极661)的宽度比前表面201上的贯通电极74(具体而言是贯通电极743)的宽度宽。为了抑制芯片20内部的应力增大，宽度窄的贯通电极74可以应用于布置在芯片20的中心部分中的贯通电极54和55。宽度宽的贯通电极73可以应用于布置在芯片20中的外围部分中的贯通电极。
在第三方面，穿过半导体层200的贯通电极的宽度根据位置或功能而变化。通过使用半导体层200的前表面201上的宽度来比较贯通电极的宽度。
具体而言，前表面201上的贯通电极71(具体而言是贯通电极713)的宽度比前表面201上的贯通电极74(具体而言是贯通电极743)的宽度宽。类似地，前表面201上的贯通电极72(具体而言是贯通电极723)的宽度比前表面201上的贯通电极74(具体而言是贯通电极743)的宽度宽。这同样适用于贯通电极71(具体而言是贯通电极713)或贯通电极72(具体而言是贯通电极723)与贯通电极75(具体而言是贯通电极753)之间的关系。
而且，前表面201上的贯通电极75(具体而言是贯通电极753)的宽度比前表面201上的贯通电极73(具体而言是贯通电极733)的宽度窄。类似地，前表面201上的贯通电极76(具体而言是贯通电极763)的宽度比前表面201上的贯通电极73(具体而言是贯通电极733)的宽度宽。这同样适用于贯通电极75(具体而言是贯通电极753)或贯通电极76(具体而言是贯通电极763)与贯通电极72(具体而言是贯通电极723)之间的关系。
在第四方面，穿过半导体层100的贯通电极的宽度根据位置或功能而变化。通过使用半导体层100的前表面101上的宽度来比较贯通电极的宽度。
具体而言，前表面101上的贯通电极62(具体而言是贯通电极621)的宽度比前表面101上的贯通电极66(具体而言是贯通电极661)的宽度窄。类似地，前表面101上的贯通电极62(具体而言是贯通电极621)的宽度比前表面101上的贯通电极65(具体而言是贯通电极651)的宽度窄。
而且，前表面101上的贯通电极65(具体而言是贯通电极651)的宽度比前表面101上的贯通电极61(具体而言是贯通电极611)的宽度宽。类似地，前表面101上的贯通电极66(具体而言是贯通电极661)的宽度比前表面101上的贯通电极61(具体而言是贯通电极611)的宽度宽。
在第三方面和第四方面，对宽度宽的贯通电极和宽度窄的贯通电极的适当使用与通过使用图3A和图3B所描述的相同。
第二实施例
图5是根据第二示例性实施例的半导体装置APR的截面图。可与第一示例性实施例的点相似的点的描述将被省略。
本示例性实施例与第一示例性实施例的不同之处在于，在第一示例性实施例中各自由一对贯通电极构成的贯通电极61、62、65和66中的每一个由一个贯通电极构成。通过以这种方式由一个贯通电极共同连接配线结构110的配线和配线结构220的配线，能够减小贯通电极的数量(大约减小一半)并增大有限空间内芯片之间的连接的数量。而且，还能够尽可能多地增大贯通电极的粗细或减小贯通电极的占用面积。类似地，在第一示例性实施例中各自由一对贯通电极构成的贯通电极71、72、73、74、75、76中的每一个由一个贯通电极构成。
在本示例中，贯通电极61、62、65和66分别到达配线221、222、225和226。但是，第二示例性实施例适于省略配线221、222、225和226并且分别将贯通电极61、62、65和66重叠在贯通电极71、72、75和76上。由此，能够节省由贯通电极占用的平面位置，从而使得能够尽可能多地增大贯通电极的宽度或增大贯通电极的数量。具体而言，贯通电极61、62、65和66可以分别到达贯通电极71、72、75和76。
第三实施例
图6是根据第三示例性实施例的半导体装置APR的截面图。可与第一示例性实施例或第二示例性实施例的点相似的点的描述将被省略。
虽然在第一示例性实施例中各自用作焊盘的配线111和116被包括在配线结构110中，但是在第三示例实施例中被包括在配线结构310中的配线311和316中的每一根用作焊盘(键合焊盘)。各自用作焊盘的配线311和配线316构成图1中描述的接口单元33。键合线83和84分别经由配线311和316上方的焊盘开口81和82连接到配线311和316。本示例性实施例中的焊盘开口81和82不仅穿过半导体层100而且还穿过半导体层200。以这种方式，各自用作焊盘的配线311和316被设置在配线结构310中，该配线结构310靠近其中设有操作电路单元31和接口单元33的半导体基板300。由此，从接口单元33到焊盘的电路径被缩短，从而使得能够加速信号的输入/输出。
要注意的是，在第三示例性实施例的修改例中，已经在第一示例性实施例中描述并且包括在配线结构210中的配线211和216可以用作焊盘。在这种情况下，用作焊盘的配线211和216分别经由贯通电极71和76连接到被包括在配线结构310中的配线311和316。而且在这种情况下，类似于第三示例性实施例，用作焊盘的配线211和216上方的焊盘开口81和82不仅穿过半导体层100而且穿过半导体层200。由此，与图5的示例性实施例的深度相比，能够减小焊盘开口81和82的深度，因此促进将键合线83和84连接到用作焊盘的配线211和216。
第四实施例
图7是根据第四示例性实施例的半导体器件APR的截面图。可与第一示例性实施例、第二示例性实施例或第三示例性实施例的点相似的点的描述将被省略。
本示例性实施例与第三示例性实施例的不同之处在于，在第三示例性实施例中各自由一对贯通电极构成的贯通电极62和65中的每一个由一个贯通电极构成。类似地，在第三示例性实施例中各自由一对贯通电极构成的贯通电极72、73、74和75中的每一个由一个贯通电极构成。由此，能够实现与第二示例性实施例相似的效果。
半导体装置的制造方法
将描述半导体装置APR的制造方法。这里描述的制造方法在第一示例性实施例至第四示例性实施例当中是共同的。
首先，为芯片10、芯片20和芯片30中的每一个制备晶片。形成芯片10的晶片被称为上部晶片，形成芯片20的晶片被称为中间晶片，并且形成芯片30的晶片被称为下部晶片。每个晶片包括形成半导体层100或200或者半导体基板300的半导体基板。形成上部晶片的半导体层100的半导体基板被称为上部半导体基板，形成中间晶片的半导体层200的半导体基板被称为中间半导体基板，并且形成下部晶片的半导体基板300的半导体基板被称为下部半导体基板。上部半导体基板、中间半导体基板和下部半导体基板中的每一个具有在其上形成的多个半导体元件。而且，每个晶片在半导体基板上包括形成配线结构110、210或310的配线结构。形成上部晶片的配线结构110的配线结构被称为上部配线结构，形成中间晶片的配线结构210的配线结构被称为中间配线结构，并且形成下部晶片的配线结构310的配线结构被称为下部配线结构。
首先，将下部晶片和中间晶片键合，使得下部配线结构和中间配线结构位于下部半导体基板和中间半导体基板之间。然后，中间半导体基板从后表面侧减薄。之后，形成贯通电极71、72、73、74、75和76，以穿过减薄的中间半导体基板。此外，在减薄的中间半导体基板上形成被形成为配线结构220的子配线结构。
接下来，将中间晶片和上部晶片键合，使得子配线结构和上部配线结构位于减薄的中间半导体基板和上部半导体基板之间。然后，上部半导体基板从后表面侧减薄。之后，形成贯通电极61、62、65和66，以穿过减薄的上部半导体基板。此外，在减薄的上部半导体基板上形成被形成为光学结构120的光学结构。
接下来，形成焊盘开口81和82以穿过上部半导体基板。之后，下部半导体基板被减薄。如上所述，能够减薄下部半导体基板，以便满足2×(D2+T2+D1+T1)<T3和/或T3<20×(D2+T2+D1+T1)。在半导体装置APR不必被减薄太多的情况下，下部半导体基板不需要被减薄。
之后，将层压的下部晶片、中间晶片和上部晶片切割成多个半导体器件IC。每个半导体器件IC被安装在封装PKG上，并且封装PKG和半导体设备IC通过诸如键合线83或84之类的连接构件连接，并且完成半导体装置APR。
如图3A和图3B中所示，通过在四条边上布置宽度比较宽的贯通电极，能够减少切割时芯片的剥离或芯片的裂纹，由此使得能够提高产量。
芯片10中的贯通电极61、62、65和66的一部分(例如，贯通电极61和66)能够通过与贯通电极61、62、65和66的另一部分(例如，贯通电极62和65)的工艺不同的工艺形成。由此，能够容易地使芯片10中的贯通电极的宽度不同。这同样适用于芯片20中的贯通电极71、72、73、74、75和76。在芯片10中的全部贯通电极由相同的工艺形成时，也能够使芯片10中的所有贯通电极的宽度均匀。这同样适用于芯片20中的贯通电极，并且在这种情况下，可以使贯通电极的宽度针对每个芯片不同。
使稍后形成的贯通电极61、62、65和66的宽度不同于较早形成的贯通电极71、72、73、74、75和76的宽度有利于降低在制造时产生的成本并且有利于提高产量。例如，当使贯通电极的宽度针对每种工艺不同时，不存在规定最小宽度等的工艺规则的限制，并且可以节省形成贯通电极所必需的材料和时间(产距时间(takt time))，从而使得能够规格化或降低成本。而且，在将稍后形成的贯通电极61、62、65和66连接到较早形成的贯通电极71、72、75和76时，能够减少由于晶片之间的对准误差而引起的上部贯通电极与下部贯通电极之间的连接故障。例如，当类似地使得稍后形成的贯通电极61、62、65和66以及较早形成的贯通电极71、72、75和76是细的以便增大贯通电极的数量时，上部贯通电极与下部贯通电极之间的连接故障可能由轻微的未对准造成。因此，通过使上部贯通电极和下部贯通电极中的一个比另一个粗，即使在一定程度上造成未对准的情况下，也能够适当地连接上部贯通电极和下部贯通电极。要注意的是，通过使用配线221、222、225和226，能够减小上部晶片与中间晶片之间的未对准的影响。另一方面，例如，当不使用配线221、222、225和226中任何一个的情况下，有必要形成贯通电极61、62、65和66以使其被重叠在贯通电极71、72、75和76上。在这种情况下，使上部贯通电极与下部贯通电极的宽度不同对于减小未对准的影响是有利的。
设有半导体装置的设备
将详细描述图2B中所示的设备EQP。除了具有半导体基板300的半导体芯片IC之外，半导体装置APR还可以包括在其中容纳半导体芯片IC的封装PKG。封装PKG可以包括半导体芯片IC固定到其的基座，面向半导体芯片IC并由玻璃等制成的盖子，以及诸如键合线83或84或者凸块的连接构件，该连接构件连接在基座中设置的端子和在半导体芯片IC中设置的端子。
设备EQP还包括光学系统OPT、控制装置CTRL、处理装置PRCS、显示装置DSPL和存储器装置MMRY中的至少一个。光学系统OPT在半导体装置APR中形成图像，并且例如包括透镜、快门或反射镜。控制装置CTRL控制半导体装置APR，并且是例如半导体装置(诸如ASIC)。处理装置PRCS处理从半导体装置APR输出的信号，并且是配置AFE(模拟前端)或DFE(数字前端)的半导体装置(诸如CPU或ASIC)。显示装置DSPL是各自显示由半导体装置APR获得的信息(图像)的EL显示装置或液晶显示装置。存储器装置MMRY是各自存储由半导体装置APR获得的信息(图像)的磁性设备或半导体设备。存储器装置MMRY是易失性存储器(诸如SRAM或DRAM)或非易失性存储器(诸如闪存或硬盘驱动器)。机器装置MCHN包括操作单元或驱动单元(诸如马达或引擎)。设备EQP在显示装置DSPL上显示从半导体装置APR输出的信号，并通过在设备EQP中设置的通信装置(未示出)将该信号发送到外部。因此，设备EQP还可以包括与半导体装置APR中包括的存储电路单元21和操作电路单元31分离的存储器装置MMRY和处理装置PRCS。
图2B中所示的设备EQP可以是电子设备，诸如具有拍摄功能的信息终端(例如，智能电话或可穿戴终端)或相机(例如，透镜可更换的相机、小型相机、摄像机或监控摄像机)。相机中的机器装置MCHN能够驱动光学系统OPT的一部分以进行变焦、对焦或快门操作。而且，设备EQP可以是运输设备(诸如车辆、船只或飞机)。运输设备中的机器装置MCHN可以用作移动装置。作为运输设备的设备EQP适用于运输半导体装置APR或通过拍摄功能辅助和/或自动化驾驶(领航)的设备。用于辅助和/或自动化驾驶(领航)的处理装置PRCS能够基于由半导体装置APR获得的信息来执行用于操作作为移动装置的机器装置MCHN的处理。
通过使用根据本示例性实施例的半导体装置APR，能够实现尺寸的减小和性能的增强。因而，当半导体装置APR安装在运输设备上并且拍摄运输设备的外部或测量外部环境时，能够获得优异的图像质量或测量准确度。而且，能够增强可靠性，从而将半导体装置APR安装在运输设备上。因此，为了制造和销售运输设备，决定将本示例性实施例的半导体装置APR安装在运输设备上对于增强运输设备的性能是有利的。
上述示例性实施例能够在不背离技术构思的范围内被适当地修改。要注意的是，示例性实施例的公开内容不限于在本说明书中已指定的内容，而是包括能够从本说明书和附加到本说明书的附图理解的所有项。
根据本技术，能够提供实现尺寸减小和/或性能增强的半导体装置。
虽然已经参考示例性实施例描述了本公开，但是应当理解的是，本公开不限于所公开的示例性实施例。以下权利要求的范围应当被赋予最宽泛的解释，以涵盖所有此类修改以及等同的结构和功能。