本发明涉及半导体制造领域，尤其涉及一种闪存单元及半导体结构的制备方法。
背景技术：
快闪存储器(flashmemory)又称闪存，是非挥发性存储器的主流存储器。闪存的主要特点是在不加电的情况下能够长期保持存储的信息，并且具有集成度高、存取速度快、易于擦除和重写等优点。在微机和自动化控制领域得到了广泛的应用。
闪存中的存储结构、连接结构及逻辑器件通常在同一片晶圆上形成，由于连接结构及逻辑器件分别位于闪存单元的连接区及外围区，内部结构也有很大的区别，在形成连接结构及逻辑器件时，需要使用多个光罩进行多步刻蚀，工艺复杂，并且制造成本高。
技术实现要素：
本发明的目的在于提供一种闪存单元及半导体结构的制备方法，以解决现有的形成闪存的工艺复杂、制造成本高等问题。
为了达到上述目的，本发明提供了一种闪存单元的制备方法，所述闪存单元的制备方法包括：
提供衬底，所述衬底包括器件区、连接区及外围区；
在所述衬底上依次形成栅极层、第一介质层及第二介质层；
同时刻蚀所述连接区及所述外围区的第二介质层，在所述连接区形成第一开口并去除所述外围区的第二介质层；
去除所述第一开口底部及所述外围区的第一介质层，在所述连接区形成第二开口；
去除所述第二开口底部及所述外围区的栅极层，在所述连接区形成第三开口。
可选的，在所述衬底上形成栅极层的步骤包括：
在所述衬底上形成浮栅层；
去除所述连接区的浮栅层；
在所述浮栅层上形成控制栅层，所述控制栅层覆盖所述器件区及所述外围区的浮栅层，并且覆盖所述连接区的衬底；
去除所述外围区的控制栅层。
可选的，所述浮栅层的厚度包括250埃～350埃；所述控制栅层的厚度包括550埃～650埃。
可选的，采用同一个光罩刻蚀所述同时刻蚀所述连接区及所述外围区的第二介质层。
可选的，所述第一开口的呈“z”字形。
可选的，所述第一介质层的材料包括氧化硅、氮化硅或氮氧化硅中的一种或多种。
可选的，采用酸液腐蚀的方法去除所述第一开口底部及所述外围区的第一介质层。
可选的，所述第二介质层的材料包括氮化层-氧化层的复合结构层，其中，所述氮化层的厚度包括300埃～500埃，所述氧化层的厚度包括1000埃～1200埃。
可选的，去除所述第二开口底部及所述外围区的栅极层，在所述连接区形成第二开口之后，所述闪存单元的制备方法还包括：
在所述外围区形成外围器件结构。
本发明还提供了一种半导体结构的制备方法，采用所述闪存单元的制备方法。
在本发明提供的闪存单元及半导体结构的制备方法中，包括提供衬底，在所述衬底上依次形成栅极层、第一介质层及第二介质层；同时刻蚀所述连接区及所述外围区的第二介质层，在所述连接区形成第一开口并去除所述外围区的第二介质层；去除所述第一开口底部及所述外围区的第一介质层，在所述连接区形成第二开口；去除所述第二开口底部及所述外围区的栅极层，在所述连接区形成第三开口。由于形成所述连接区的第一开口及去除所述外围区的第一介质层是在同时完成的，简化了工艺，提高了效率，并且，由于形成了第一开口，后续可以沿着所述第一开口的底部去除连接区的第一介质层，而所述器件区由于还有第二介质层保护，不会对器件区造成影响，工艺简单、减少了刻蚀的步骤并且节约了光罩。
附图说明
图1为本发明实施例提供的闪存单元的制备方法的流程图；
图2-图11为本发明实施例提供的采用所述闪存单元的制备方法形成的半导体结构的剖面示意图；
其中，1-衬底，11-连接区，12-器件区，13-外围区，2-浮栅层，3-控制栅层，4-第一介质层，5-第二介质层，61-第一开口，62-第二开口，63-第三开口。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为本实施例提供的闪存单元的制备方法的流程图，所述闪存单元的制备方法包括：
s1：提供衬底，所述衬底包括器件区、连接区及外围区；
s2：在所述衬底上依次形成栅极层、第一介质层及第二介质层；
s3：同时刻蚀所述连接区及所述外围区的第二介质层，在所述连接区形成第一开口并去除所述外围区的第二介质层；
s4：去除所述第一开口底部及所述外围区的第一介质层，在所述连接区形成第二开口；
s5：去除所述第二开口底部及所述外围区的栅极层，在所述连接区形成第三开口。
由于形成所述连接区的第一开口及去除所述外围区的第一介质层是在同时完成的，简化了工艺，提高了效率，并且，由于形成了第一开口，后续可以沿着所述第一开口的底部去除连接区的第一介质层，而所述器件区由于还有第二介质层保护，不会对器件区造成影响，工艺简单、减少了刻蚀的步骤并且节约了光罩。
具体的，请参阅图2-图11，其为采用所述闪存单元的制备方法形成的半导体结构的剖面示意图，接下来，将结合图2-图9对本发明提供的闪存单元的制备方法作进一步描述。
请参阅图2，提供衬底1，所述衬底1的材料可以是硅、锗硅或砷化镓等材料，也可以是绝缘体上的硅、绝缘体上的锗硅或绝缘体上的砷化镓等，本发明不作限制。所述衬底1包括连接区11、器件区12及外围区13，所述器件区12用于形成存储结构，所述连接区11用于将后续工艺中形成的控制栅连出，所述外围区13用于形成外围电路。
请继续参阅图2，采用化学气相衬底、原子层沉积或物理气相沉积中的任意一种工艺在所述衬底1上形成浮栅层2，所述浮栅层2的材料可以为多晶硅，其厚度在250埃-350埃之间，本实施例中，所述浮栅层2的厚度是300埃，然后刻蚀以去除所述连接区12的浮栅层2，保留所述器件区12及外围区13的浮栅层2，具体如图3所示。
接着，请参阅图4，在所述浮栅层2上形成控制栅层3，所述控制栅层3覆盖所述连接区11的衬底及所述器件区12和所述外围区13的浮栅层2，所述控制栅层3的材料可以为多晶硅，其厚度在550埃-650埃之间，本实施例中，所述控制栅层3的厚度是600埃，然后刻蚀以去除所述外围区13的控制栅层3，保留所述器件区12及所述连接区11的控制栅层3，具体如图5所示。
请参阅图6，在所述控制栅层3上形成第一介质层4，所述第一介质层4覆盖所述连接区11及器件区12的控制栅层3，并且覆盖所述外围区13的浮栅层2，所述第一介质层4的材料可以为氧化硅、氮化硅、氮氧化硅、低k介质中的一种或多种，本实施例中，所述第一介质层4的材料为氮化硅；接着如图7所示，在所述第一介质层上形成第二介质层5，本实施例中，所述第二介质层5为氮化层-氧化层的叠层，具体可以是氮化硅-氧化硅的叠层，所述氧化层覆盖所述氮化层，所述氮化层的厚度在300埃-500埃之间，所述氧化层的厚度在1000埃-1200埃之间，用于保护器件区12。
如图8所示，刻蚀以去除所述连接区11的部分第二介质层5，形成第一开口61，同时去除所述外围区13的第二介质层5，具体的，采用同一个光罩即可实现同时刻蚀所述连接区11及所述外围区13，所述光罩盖住连接区11的区域上形成有第一开口61的图形，所述光罩完全覆盖住器件区12并且完全打开所述外围区13，由于在连接区11具有第一开口61的图形，刻蚀后在所述连接区11形成了第一开口61，由于所述器件区12完全被盖住，刻蚀不会对器件区12产生影响，而所述外围区13由于全部打开，刻蚀后所述外围区13的第二介质层5被去除，请参阅图9，其为所述第一开口61的俯视图，所述第一开口61用于隔离不同列的控制栅，所以所述第一开口61呈“z”字形。此步骤中，由于可以同时形成连接区11和器件区12需要的结构，不需要通过多步刻蚀，工艺简单，提高了制造效率并且节约了光罩。
接下来，请参阅图10，采用酸液腐蚀的方法去除所述第一开口61下方的第一介质层4及所述外围区13的第一介质层4，具体的，可以采用温度高于25摄氏度的磷酸腐蚀，由于所述器件区12被第二介质5保护住，器件区12的第一介质层4不会被腐蚀，而所述连接区11的第一开口61已经暴露出所述第一介质层4，所以酸液会沿着所述第一开口61底部向下腐蚀第一介质层4，直至暴露出所述控制栅层3，形成第二开口62。
接着请参阅图11，采用干法刻蚀的方法沿着所述第二开口62继续向下刻蚀，以去除所述第二开口62底部的控制栅层3，形成第三开口63，同时，刻蚀还去除了所述外围区13的浮栅层2，而所述器件区12由于被第二介质层5保护，仍然不会受影响。所述干法刻蚀的气体包括he、heo2或者两种的组合，本发明不作限制。
接下来可以在器件区12中进行刻蚀或者沉积的工艺，形成存储结构，然后在外围区13中形成外围器件结构。
本实施例还提供了一种半导体结构的制备方法，采用上述的闪存单元的制备方法形成闪存单元。
综上，在本发明提供的闪存单元及半导体结构的制备方法中，包括提供衬底，在所述衬底上依次形成栅极层、第一介质层及第二介质层；同时刻蚀所述连接区及所述外围区的第二介质层，在所述连接区形成第一开口并去除所述外围区的第二介质层；去除所述第一开口底部及所述外围区的第一介质层，在所述连接区形成第二开口；去除所述第二开口底部及所述外围区的栅极层，在所述连接区形成第三开口。由于形成所述连接区的第一开口及去除所述外围区的第一介质层是在同时完成的，简化了工艺，提高了效率，并且，由于形成了第一开口，后续可以沿着所述第一开口的底部去除连接区的第一介质层，而所述器件区由于还有第二介质层保护，不会对器件区造成影响，工艺简单、减少了刻蚀的步骤并且节约了光罩。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。