一种二极管及其制作方法与流程

本发明属于功率半导体器件技术领域，特别涉及一种二极管及其制作方法。

背景技术

据统计，世界上90％以上的用电量由功率器件控制。功率器件及其模块为实现多种电能形式的转换提供了高效的途径，在国防建设、交通运输、工业生产、医疗卫生等领域得到了广泛应用。自上世纪50年代第一款功率器件应用以来，每一代功率器件的推出，都使得能源更为高效地转换和使用。功率半导体器件的历史，也就是功率半导体器件推陈出新的历史。

功率二极管在诸多电力半导体器件中是最为简单的电子元件，但亦是应用最为广泛的器件之一，在电路中起着非常关键的作用。因此，功率二极管的性能往往会成为电路设计能否成功的关键因素之一。功率二极管一般采用如图1所示的p+n-n+结构，当器件处于正向偏置状态时，p+n-n+结构二极管的低掺杂区域通常要被驱动到大注入状态。在这种状态下的中间区域跟没有掺杂(本征)是一样的，因此p+n-n+二极管pin通常被称之为pin二极管。pin二极管作为一种双极器件，其正向导通过程中产生的电导调制效应能够显著降低其正向压降，然而，关断时由于漂移区中存在大量过剩载流子，这也导致其在关断时存在无法避免的关断损耗，延长了关断时间，进而影响了pin二极管反向恢复特性，不利于其在高速整流、快恢复等场合的应用。而pin二极管的反向恢复特性对电力电子系统来说至关重要。

同时，随着功率半导体技术的日渐成熟，硅基功率器件的特性已逐渐逼近其理论极限。研究人员力求在硅基功率器件狭窄的优化空间中寻找更佳参数的同时也注意到了碳化硅(sic)、氮化镓(gan)等第三代宽带隙半导体材料在大功率、高频率、耐高温、抗辐射等领域中优异的材料特性。其中，碳化硅功率二极管器件因其采用的宽禁带半导体材料——碳化硅对功率损耗的降低效果显著，故而业内人士称碳化硅功率半导体器件为“新能源革命”的“绿色能源”器件。除此之外碳化硅材料还具有诸多吸引人的特性，比如10倍于硅材料的临界击穿电场强度、高的热导率、大的禁带宽度以及高电子饱和漂移速度等，这些性能优势使得碳化硅材料成为了国际上功率半导体器件的研究热点。但在碳化硅功率二极管器件发展日趋成熟的同时也显现出宽禁带半导体材料的弊端：半导体材料的宽禁带会导致较大的膝点电压，以碳化硅为例，碳化硅pin二极管器件正向导通压降为3.1v左右，而硅pin二极管的正向导通压降仅为0.7v左右，相较而言碳化硅pin二极管器件显著增加了导通损耗，降低了整流效率，导致了能源资源的严重浪费。而这与当今社会高度强调的“绿色工业”理念相违背。

技术实现要素：

鉴于上文所述，本发明的目的在于：针对现有技术中pin二极管存在导通损耗较大、反向恢复特性差等问题，提供了一种能够降低正向导通电压、优化反向恢复特性的二极管器件结构，该器件结构适用于各种半导体材料；同时本发明还提供了该种二极管器件的制备方法。

一方面本发明提供一种二极管器件，其元胞结构自下而上包括依次层叠设置的金属阴极5、n+宽禁带半导体衬底4、n-宽禁带半导体外延层3和金属阳极1；n-宽禁带半导体外延层3的顶层两侧具有沟槽结构，所述沟槽结构包括设于沟槽底部的p+宽禁带半导体区7和设于沟槽顶部的窄禁带半导体6，所述p+宽禁带半导体区7与窄禁带半导体6直接接触；n-宽禁带半导体外延层3顶层两侧的沟槽结构之间还具有p型宽禁带半导体体区11，所述p型宽禁带半导体体区11的顶层具有p+宽禁带半导体接触区10以及设于p+宽禁带半导体接触区10两侧的n+宽禁带半导体源区9，其特征在于：n+宽禁带半导体源区9、p型宽禁带半导体体区11及部分n-宽禁带半导体外延层3与窄禁带半导体6之间通过沟槽侧壁的介质层8相接触；窄禁带半导体6、介质层8、n+宽禁带半导体源区9和p+宽禁带半导体接触区10的上表面与金属阳极1相接触；其中：窄禁带半导体6、介质层8、n+宽禁带半导体源区9、p型宽禁带半导体体区11和n-宽禁带半导体外延层3形成超势垒结构，窄禁带半导体6与n-宽禁带半导体外延层3在接触界面形成异质结；p型宽禁带半导体体区11与n-宽禁带半导体外延层3以及p+宽禁带半导体区7与n-宽禁带半导体外延层3分别形成pn结。

进一步地，p+宽禁带半导体区7可以与金属阳极1短接，或者也可以浮空设置。

进一步地，本发明中p+宽禁带半导体区7的宽度大于沟槽的宽度。

进一步地，本发明中窄禁带半导体6中还具有介质层8将窄禁带半导体6分隔为相互独立的两部分，介质层8之上的窄禁带半导体6称之为第一窄禁带半导体，介质层8之下的窄禁带半导体6称之为第二窄禁带半导体，所述第二窄禁带半导体通过欧姆接触与金属阳极1短接。

更进一步地，当窄禁带半导体6中还具有介质层8将窄禁带半导体6分隔为第一窄禁带半导体和第二窄禁带半导体时，本发明中p+宽禁带半导体区7与第二窄禁带半导体之间还具有金属阳极区1a；所述金属阳极区1a与p+宽禁带半导体区7及第二窄禁带半导体之间形成欧姆接触，并且金属阳极区1a与金属阳极1等电位。

进一步地，本发明中p+宽禁带半导体区7与n-宽禁带半导体外延层3形成超结结构；根据本领域技术人员公知常识，p+宽禁带半导体区7及n-宽禁带半导体外延层3满足qp＝qn的需求。

作为优选方式，当p+宽禁带半导体区7与n-宽禁带半导体外延层3形成超结结构时，n-宽禁带半导体外延层3顶层的掺杂浓度相较其顶层之下的掺杂浓度更高。

作为优选方式，当p+宽禁带半导体区7与n-宽禁带半导体外延层3形成超结结构时，p+宽禁带半导体区7顶层的掺杂浓度相较其顶层之下的掺杂浓度更高。

根据本发明实施例，所述宽禁带半导体的材料为碳化硅，所述窄禁带半导体的材料为硅材料，根据本领域公知常识，其它由宽禁带半导体材料和窄禁带半导体材料构成的组合同样适于本发明提供的器件结构，本发明对此不做限制。

进一步地，当窄禁带半导体的材料为硅材料时，窄禁带半导体可以为多晶硅也可以为单晶硅，多晶硅可以为p型多晶硅也可以为n型多晶硅，单晶硅可以为p型单晶硅也可以为n型单晶硅。

另一方面本发明提供一种二极管器件的制作方法，其特征在于，包括如下步骤：

步骤1：选择宽禁带半导体材料作为n+宽禁带半导体衬底4和n-宽禁带半导体外延层3；

步骤2：通过离子注入工艺或者外延工艺，形成位于n-宽禁带半导体外延层3上方的p型宽禁带半导体体区11；

步骤3：通过光刻、离子注入工艺，形成位于p型宽禁带半导体体区11顶层两侧的n+宽禁带半导体源区9；

步骤4：通过光刻、离子注入工艺，形成位于p型宽禁带半导体体区11顶层且两侧与n+宽禁带半导体源区9相接触的p+宽禁带半导体接触区9；

步骤5：通过沟槽刻蚀工艺，形成位于n-宽禁带半导体外延层3两侧的沟槽；

步骤6：通过淀积和刻蚀工艺或者离子注入工艺，在沟槽底部淀积或者在沟槽下方注入p型宽禁带半导体材料，形成p+宽禁带半导体区7；

步骤7：通过淀积和刻蚀工艺，在p+宽禁带半导体区7上表面淀积窄禁带半导体材料，通过刻蚀去除多余窄禁带半导体材料，在沟槽底部保留一部分窄禁带半导体材料作为第二窄禁带半导体；

步骤8：通过干氧氧化或者淀积工艺，在窄禁带半导体表面及侧壁形成介质层8；

步骤9：通过淀积及刻蚀工艺，在介质层8之上继续淀积窄禁带半导体材料，并经刻蚀去除多余窄禁带半导体材料，形成位于介质层8之上的第一窄禁带半导体，第一窄禁带半导体和第二窄禁带半导体构成被介质层8分隔的窄禁带半导体6；

步骤10：通过淀积、光刻及刻蚀工艺，在窄禁带半导体6、介质层8、n+宽禁带半导体源区9和p+宽禁带半导体接触区10的上表面形成金属阳极1，翻转器件在背面形成金属阴极5，至此完成器件的制作。

根据本发明实施例，所述宽禁带半导体的材料为碳化硅，所述窄禁带半导体的材料为硅材料，根据本领域公知常识，其它由宽禁带半导体材料和窄禁带半导体材料构成的组合同样适于本发明提供的器件结构，本发明对此不做限制。

进一步地，所述步骤7和步骤9所淀积的窄禁带半导体为硅时，其可以为多晶硅也可以为单晶硅，所述多晶硅可以为p型多晶硅也可以为n型多晶硅，所述单晶硅可以为p型单晶硅也可以为n型单晶硅。

进一步地，当窄禁带半导体为多晶硅时，所述步骤8和9中形成介质层8和多晶硅的操作可替换为如下操作：通过沟槽底部淀积氮化硅，再进行热氧化。然后采用热磷酸刻蚀氮化硅，最后通过淀积、刻蚀工艺，形成位于沟槽内的多晶硅。

进一步地，所述步骤9之前还包括如下步骤：通过刻蚀工艺，选择性去除位于窄禁带半导体表面的介质层8，从而使得后续制作形成连续的窄禁带半导体6。

进一步地，所述步骤6中在淀积p+宽禁带半导体区7之后还包括通过热扩散工艺使得p+宽禁带半导体区7的宽度大于沟槽的宽度。

进一步地，所述步骤7中形成第二窄禁带半导体之后还包括通过增加沟槽刻蚀、淀积金属和刻蚀去除多余金属在第二窄禁带半导体和p+宽禁带半导体区7之间形成金属阳极区1a。

进一步地，所述步骤5和6中形成沟槽和p+宽禁带半导体区7的操作可替换为如下操作：通过多次外延、热扩散以及刻蚀加深沟槽刻蚀的深度，使得p+宽禁带半导体区7和n-宽禁带半导体外延层3相间分布，并通过控制p+宽禁带半导体区7和n-宽禁带半导体外延层3的宽度和掺杂浓度形成超结结构。

更进一步地，在形成上述超结结构时，所述步骤5中形成沟槽之后还包括通过离子注入工艺在n-宽禁带半导体外延层3的顶部形成重掺杂n-宽禁带半导体外延层3a。

更进一步地，在形成上述超结结构时，所述步骤5中形成p+宽禁带半导体区7之后还包括通过离子注入工艺在p+宽禁带半导体区7的顶部形成p++宽禁带半导体区7a。

本发明通过合理改进器件结构，使窄禁带半导体、介质层、源区、体区和外延层形成超势垒结构，而超势垒结构中窄禁带半导体又与外延层形成异质结，体区又与外延层形成pn结。通过上述功能区的集成，本发明得以解决现目前pin二极管器件所存在的正向开启电压大(碳化硅pin二极管约3.1v、反向恢复能力差等问题。需要特别说明的是，本发明提出的器件结构不仅适用于n沟道器件，同样适用于p沟道器件。

下面将宽禁带半导体采用碳化硅，窄禁带半导体采用多晶硅所形成的二极管器件作为例子用以详细阐述本发明原理，本领域技术人员依据以下公开内容能够轻易得到其余宽、窄禁带半导体材料组合而成器件的原理。

本发明提供的二极管器件中多晶硅、介质层以及p型宽禁带半导体体区构成了金属(m)-绝缘体(i)-半导体(s)结构(以下简称为mis结构)，通过工艺控制，调节多晶硅的掺杂浓度、介质层厚度和电荷数以及p型宽禁带半导体体区的掺杂浓度等参数，可以使得mis结构的阈值电压约为0.1v。当金属阳极上施加的电压接近于0.1v时，由于mis结构亚阈区电流的存在，导致一小部分载流子电流流经n-宽禁带半导体外延层、p型宽禁带半导体体区和n+宽禁带半导体源区。该载流子电流使得p型宽禁带半导体体区上产生压降。同时，在介质层(8)的另一端，由于si/sic异质结大于0.1v的正向开启电压，故可认为多晶硅所在区域无电流流过，即多晶硅所在区域的电势处处相同。介质层两侧的电势沿器件垂直方向自上而下逐渐增大，这一差异使得金属阳极上的电压无需加至0.1v(即超势垒结构的栅压)，该器件就会有明显的电流通过，即为导通态。对于传统功率器件而言，其正常工作通常需要在较高电压之上，而本发明提出的器件结构具有低于0.1v的开启电压，可以被认为接近于0v的开启电压。因此本发明提出的器件结构在低压应用具有绝对优势，同时，本发明器件通过结构上的改进，在正常工作偏压下具有电流密度大的特点。

本发明提供的二极管器件中具有沟槽型超势垒结构，而超势垒结构中又存在有异质结，正是由于超势垒结构和异质结存在有多子电流，这样就使得本发明提出的器件结构无需过高的电导调制水平，就可获得与传统pin二极管相同的的通态压降。换而言之，在正向导通模式下，本发明提出的器件结构的存储电荷远低于碳化硅pin二极管中的存储电荷，这样就能够优化器件的反向恢复特性，降低器件的反向恢复电荷qrr，从而在正向导通压降vf与反向恢复电荷qrr之间获得了一个良好的折中特性。

本发明提供的二极管器件在阻断状态下，p+宽禁带半导体区和n-宽禁带半导体外延层能够形成pn结耐压，使得其电压阻断能力与碳化硅pin二极管基本相同。但是由于超势垒结构极低的漏电，使得本发明提出的器件结构具有比传统碳化硅pin二极管更低的反向漏电。进一步，p+宽禁带半导体区与n-宽禁带半导体外延层形成超结结构，这样能够显著提升器件的电压阻断能力，从而获得更好的正向压降与击穿电压的折中特性，并且超结结构下的二极管，由于其不存在低掺杂的i区，故其具有更强抗浪涌电流能力，能够处理更大的di/dt工况。

本发明的有益效果是：

一、本发明提出的二极管器件具有接近于0v的正向开启电压，从而显著提升了二极管的整流效率，降低了器件通态损耗，节约了能源资源。

二、本发明提出的二极管器件在相同的正向导通压降vf下，具有更低的电导调制水平，从而减少了存储电荷数目、缩短了反向恢复时间，降低了反向恢复时间，优化了器件反向恢复特性。即本发明提出的二极管器件在正向导通压降vf与反向恢复电荷qrr之间获得了一个良好的折中特性。

三、本发明提出的二极管器件在不影响耐压的前提下具有更低的漏电，从而具有更高的可靠性，更大的安全工作区。

四、本发明提出的二极管器件采用超结结构，显著地提升了器件电压阻断能力，同时，由于其不存在低掺杂的i区，故其能够处理更大的di/dt工况，具有更强的抗浪涌电流能力。

五、本发明提出的二极管器件在实际应用中方便、快捷、应用灵活，可根据具体应用情况选择应用的功能模块，即可选择单极工作模式或者双极工作模式，以适应不同的应用场合。

附图说明

图1是传统碳化硅pin二极管器件的元胞结构示意图；

图2是本发明实施例1提供的二极管器件的元胞结构示意图；

图3是本发明实施例2提供的二极管器件的元胞结构示意图；

图4是本发明实施例3提供的二极管器件的元胞结构示意图；

图5是本发明实施例4提供的二极管器件的元胞结构示意图；

图6是本发明实施例4中金属阳极区在三维空间的设置示意图；

图7是本发明实施例5提供的二极管器件元胞结构示意图；

图8是本发明实施例6提供的二极管器件元胞结构示意图；

图9是本发明实施例1提供的二极管器件的功能区划分示意图；

图10是本发明实施例1提供的二极管器件中介质层两侧的电势分布示意图；

图11是本发明实施例1提供的二极管器件中各功能区i-v特性曲线；

图12是本发明实施例1提供的二极管器件的i-v特性曲线；

图13是本发明实施例1提供的二极管器件的衬底和外延层示意图；

图14是本发明实施例1提供的二极管器件形成体区的示意图；

图15是本发明实施例1提供的二极管器件形成源区的示意图；

图16是本发明实施例1提供的二极管器件形成接触区的示意图；

图17是本发明实施例1提供的二极管器件形成沟槽的示意图；

图18是本发明实施例1提供的二极管器件形成p+宽禁带半导体区的示意图；

图19是本发明实施例1提供的二极管器件形成第二窄禁带半导体的示意图；

图20是本发明实施例1提供的二极管器件形成介质层的示意图；

图21是本发明实施例1提供的二极管器件选择性刻蚀介质层的示意图；

图22是本发明实施例1提供的二极管器件形成第一窄禁带半导体的示意图；

图23是本发明实施例1提供的二极管器件形成金属阳极和金属阴极的示意图。

图中序号含义说明如下：

1为金属阳极，1a为金属阳极区，2为阳极p+半导体区，3为n-碳化硅外延层，3a为重掺杂n-碳化硅外延层，3b为轻掺杂n-碳化硅外延层，4为n+碳化硅衬底，5为金属阴极，6为多晶硅，7为p+碳化硅区，7a为p++碳化硅区，8为介质层，9为n+碳化硅源区，10为p+碳化硅接触区，11为p型碳化硅体区；a为超势垒结构；b为异质结；c为pn结。

具体实施方式

下面结合说明书附图，对器件的结构及制作方法进行详细说明，使得本领域技术人员清楚本发明的技术方案及原理。具体实施例仅用于解释本发明，并非用于限定本发明的范围。

实施例1：

一种二极管器件，其元胞结构如图2所示，自下而上包括依次层叠设置的金属阴极5、n+碳化硅衬底4、n-碳化硅外延层3和金属阳极1；n-碳化硅外延层3的顶层两侧具有沟槽结构，所述沟槽结构包括设于沟槽底部的p+碳化硅区7和设于沟槽顶部的多晶硅6，所述p+碳化硅区7与多晶硅6直接接触；n-碳化硅外延层3顶层两侧的沟槽结构之间还具有p型碳化硅体区11，所述p型碳化硅体区11的顶层具有p+碳化硅接触区10以及设于p+碳化硅接触区10两侧的n+碳化硅源区9，其特征在于：n+碳化硅源区9、p型碳化硅体区11及部分n-碳化硅外延层3与多晶硅6之间通过沟槽侧壁的介质层8相接触；多晶硅6、介质层8、n+碳化硅源区9和p+碳化硅接触区10的上表面与金属阳极1相接触；其中：多晶硅6、介质层8、n+碳化硅源区9、p型碳化硅体区11和n-碳化硅外延层3构成超势垒结构，多晶硅6与n-碳化硅外延层3在接触界面形成异质结；p型碳化硅体区11与n-碳化硅外延层3以及p+碳化硅区7与n-碳化硅外延层3分别形成pn结。

本实施例中宽禁带半导体为碳化硅，窄禁带半导体为多晶硅，下面以1200vn沟道二极管器件为例给出各结构的参数：金属阳极1、金属阴极5的厚度为0.5μm～2μm，宽度为0.6～2μm；n+碳化硅衬底4的掺杂浓度为5e18～9e18/cm³，厚度为0.5μm到1.2μm，宽度为0.5μm～2μm；n-碳化硅外延层3的掺杂浓度为2e15～8e15/cm³，厚度为5μm～7μm，宽度为0.5μm～2μm；p+碳化硅区7的厚度约为0.8～1.1μm，掺杂浓度约为1e19～7e19/cm³，宽度约为0.3μm～0.5μm；多晶硅6的宽度约为0.3μm～0.5μm，厚度约为0.8μm～1.6μm；介质层8的厚度约为10nm～50nm；p-碳化硅体区11厚度约为0.3μm～0.4μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e16～1e17/cm³；n+碳化硅源区9厚度约为0.2μm～0.3μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e18～6e18/cm³。

本发明通过合理改进器件结构，形成超势垒结构、异质结以及pn结这三个功能区，使器件的综合性能显著优于传统pin二极管的性能。

下面结合具体实施例对本发明的发明原理及特性进行详细说明：

本实施例以碳化硅作为宽禁带半导体材料，多晶硅作为窄禁带半导体材料所形成的n沟道二极管器件为例，对本发明原理及特性进行详细阐述，本领域技术人员根据下述公开内容可推出p沟道二极管器件的原理以及其余宽、窄禁带半导体材料组合而成二极管器件的原理：

本发明针对传统pin二极管所存在的正向开启电压大(碳化硅pin二极管约3.1v)、反向恢复能力差等问题，合理改进器件结构以优化上述性能。为了方便解释本发明的原理，如图9所示对后续将提到的三个功能区以及介质层8两侧的位置点a1、a2、b1和b2分别进行了标注。

本发明提供的二极管器件中多晶硅6、介质层8以及p型碳化硅体区11构成了金属m-绝缘体i-半导体s结构以下简称为mis结构，通过工艺控制，调节多晶硅6的掺杂浓度、介质层8厚度和电荷数以及p型碳化硅体区11的掺杂浓度等参数，使得mis结构的阈值电压约为0.1v。当金属阳极1上施加的电压接近于0.1v时，由于mis结构亚阈区电流的存在，导致一小部分载流子电流流经n-碳化硅外延层3、p型碳化硅体区11和n+碳化硅源区9。该载流子电流使得p型碳化硅体区11上产生压降。同时，在介质层8的另一端，由于si/sic异质结大于0.1v的正向开启电压，故可认为多晶硅6所在区域无电流流过，即多晶硅6所在区域的电势处处相同。图10为介质层8两侧的电势分布图，从图中可看出a1与a2两点几乎无电势差，而从点a到点b，垂直方向上电势差自上而下逐渐增大。这一差异使得金属阳极1上的电压无需加至0.1v即超势垒结构的栅压，该器件就会有明显的电流通过，即为导通态。对于传统功率器件而言，其正常工作通常需要在较高电压之上，而本发明提出的器件结构具有低于0.1v的开启电压，可以被认为接近于0v的开启电压，因此本发明提出的器件结构在低压应用具有绝对优势，同时，本发明器件通过结构上的改进，在正常工作偏压下具有电流密度大的特点。

如图9所示的三个功能区，其中a为超势垒结构，b为si/sic异质结，c为碳化硅pn结，在忽略电阻的情况下，单个功能区的i-v特性曲线如图11所示，本实施例中为了便于说明以p型多晶硅为例，本领域技术人员在此基础上可得出n型多晶硅的原理。a、b、c三个功能区，即超势垒结构，si/sic异质结和碳化硅pn结的正向开启压降分别约0v、1.1v和3.1v。随着金属阳极1上施加电压的增大，si/sic异质结及碳化硅pin二极管两端的压降也随之增大，当si/sic异质结及碳化硅pin二极管两端的电压分别达到1.1v和3.1v时，si/sic异质结及碳化硅pin二极管分别导通。为了便于从原理上解释，假设si/sic异质结先于碳化硅pin二极管导通，那么二极管器件的i-v特性曲线如图12所示。图12中曲线a表示仅有超势垒结构导通的情况；曲线a+b表示超势垒结构和si/sic异质结导通的情况；而曲线a+b+c表示超势垒结构，si/sic异质结和碳化硅pn结均导通的情况。虽然本发明提出的二极管器件在超势垒结构，异质结和pn结均导通的情况下仍然属于双极器件，也就是说在大注入情况下会发生电导调制效应，但是在相同的压降下，本发明所提出的二极管器件具有较低的电导调制水平。本领域技术人员公知的是，p-碳化硅体区11和n-碳化硅外延层3以及p+碳化硅区7和n-碳化硅外延层3会形成双极通路，而该双极通路在较大偏压下发生电导调制效应，对于碳化硅pin二极管而言，需要足够高的电导调制水平来降低外延层中较大的电阻。然而，由于本发明提出的沟槽型超势垒二极管结构和si/sic异质结多子电流的存在，使得器件无需过高的电导调制水平即可获得与传统碳化硅pin二极管相同的通态压降。换而言之，本发明提出的二极管器件在正向导通模式下的存储电荷远远低于传统同规格pin二极管中的存储电荷。因此，本发明提出的结构优化了器件的反向恢复特性，降低了器件的关断损耗，进而在正向导通压降vf与反向恢复电荷qrr之间获得了一个良好的折中特性。

此外，在器件阻断状态下，由p+碳化硅区7和n-碳化硅外延层3构成的pn结耐压，保证了本发明器件的电压阻断能力与传统同规格pin二极管基本相同，而由于本发明器件中超势垒结构极低的漏电，故而器件具有相比传统同规格pin二极管更低的反向漏电能力。

实施例2：

本实施例提供的二极管器件元胞结构示意图如图3所示，相比实施例1的不同之处在于：介质层8的底端横向延伸将多晶硅6分隔形成相互独立的两部分，介质层8之下的多晶硅6与金属阳极1短接，这一方式使得多晶硅6的电位始终与金属阳极1的电位保持一致，避免了由于异质结导通后多晶硅6的电位发生变化，从而对超势垒结构的i-v特性产生波动影响。本实施例相比实施例1提高了器件在实际应用中的可靠性。

实施例3：

本实施例提供的二极管器件元胞结构示意图如图4所示，相比实施例2的不同之处在于：p+碳化硅区7的横向宽度做的更大。相较实施例2而言，p+碳化硅区7的横向宽度做得越大，当器件处于阻断状态时，其对p+碳化硅区7以上区域的电场屏蔽作用也就越强，既保护了异质结、超势垒结构等结构，同时也提升了器件的耐压性能。需要注意的是，p+碳化硅区7的宽度越宽，器件正向工作时的导通电阻越大。因此p+碳化硅区7的宽度需要在正向与反向工作之间加以权衡。

本实施例中以n沟道二极管器件为例，p+碳化硅接触区的宽度为0.4μm～0.7μm。

实施例4：

本实施例提供的二极管器件元胞结构示意图如图5所示，相比实施例2的不同之处在于：p+碳化硅区7与介质层8之下的多晶硅6之间还具有与金属阳极1短接的金属阳极区1a，所述金属阳极区1a与p+碳化硅区7和介质层8之下的多晶硅6形成欧姆接触。金属阳极区1a的立体示意图如图6所示，通常实际应用中图5所示的元胞背面通过挖槽刻蚀并淀积金属与器件表面金属相连，金属阳极区1a与所述元胞背面的阳极金属1相接触实现等电位。

本实施例中金属阳极区1a的设置有利于提升器件性能，正向工作模式下，金属阳极区1a能够降低器件的导通电阻，进而降低器件的导通损耗；反向工作模式下，金属阳极区1a能够提升了p+碳化硅区7对电场的屏蔽能力，从而提升了器件耐压能力。

实施例5：

本实施例提供的二极管器件元胞结构相比实施例1的不同之处在于：p+碳化硅区7与n-碳化硅外延层3形成超结结构。通过控制和调整工艺参数，使得n柱即n-碳化硅外延层3和p柱即p+碳化硅区7满足qn＝qp。

本实施例中引入的超结结构通过优化阻断模式下的电场分布，能够提升器件的电压阻断能力。同时，由于超结结构能够提升外延浓度，使得器件能够经受更大的di/dt冲击，故所发明器件具有更高的抗浪涌电流能力。

实施例6：

本实施例提供的二极管器件元胞结构示意图如图7所示，相比实施例5的不同之处在于：n-碳化硅外延层3的顶端相较其顶端之下形成更高掺杂的重掺杂n-碳化硅外延层3a。

实施例7：

本实施例提供的二极管器件元胞结构示意图如图8所示，相比实施例6的不同之处在于：p+碳化硅区7的顶端相较其顶端之下形成更高掺杂的p++碳化硅区7a。

本实施例相比实施例6，在所述n柱和所述p柱全耗尽的情况下，能够对其上方的超势垒结构、异质结起到更好的保护作用。

实施例8：

本实施例以实施例1所提供的1200vn沟道二极管器件为例，详细阐述其制作方法，并在此基础上对实施例2至6进行说明，根据本领域公知常识，本领域技术人员可根据实际需求制备不同性能参数的器件。

一种二极管器件的制作方法，其特征在于，包括如下步骤：

步骤1：如图13所示，选择合适电阻率与厚度的碳化硅片作为n-碳化硅区外延层3和n+碳化硅衬底4，其中，n+碳化硅衬底4的掺杂浓度为5e18～9e18/cm³，厚度为0.5μm到1.2μm，宽度为0.5μm～2μm；n-碳化硅外延层3的掺杂浓度为2e15～8e15/cm³，厚度为5μm～7μm，宽度为0.5μm～2μm；

步骤2：通过高能离子注入工艺，在n-碳化硅外延层3上进行铝离子注入，注入能量约为1500～2000kev，形成厚度约为0.3μm～0.4μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e16～1e17/cm³的p-碳化硅体区11，如图14所示；

步骤3：通过光刻、离子注入等工序，利用nsd掩膜版在p-碳化硅体区11顶层进行磷离子注入，注入能量约为1300～1700kev，形成厚度约为0.2μm～0.3μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e18～6e18/cm³的n+碳化硅源区9，如图15所示；

步骤4：通过光刻、离子注入等工序，利用psd掩膜版，于450℃～550℃的温度下在n+碳化硅源区9中央进行铝离子注入，注入能量约为1300～1700kev，形成厚度约为0.3μm～0.4μm，宽度约为0.2μm～0.4μm，掺杂浓度约为1e16～1e17/cm³的p+碳化硅接触区10，然后于1600℃～1700℃下激活杂质，如图16所示；

步骤5：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出宽度约为0.3μm～0.5μm，深度为1.1μm～2μm的沟槽，如图17所示；

步骤6：通过淀积及刻蚀工艺，在沟槽底部淀积p型碳化硅材料，通过刻蚀去除不需要的p型碳化硅半导体，形成厚度约为0.8μm～1.1μm，掺杂浓度约为1e19～7e19/cm³，宽度约为0.3μm～0.5μm的p+碳化硅区7，如图18所示；

步骤7：通过淀积和刻蚀工艺，在沟槽底部即p+碳化硅区7表面淀积多晶硅6，通过刻蚀去除多余的多晶硅6，在沟槽底部保留一部分多晶硅6，如图19所示；

步骤8：于1100℃～1300℃的温度下，通过干氧氧化工艺形成厚度约为10nm～50nm的介质层8，如图20所示；

步骤9：通过刻蚀工艺，选择性刻蚀多晶硅6表面的介质层8，在沟槽侧壁留下厚度约为10nm～50nm的介质层8，如图21所示；

步骤10：通过淀积及刻蚀工艺，在沟槽中淀积多晶硅6，通过刻蚀除去多余的多晶硅6，得到宽度约为0.3μm～0.5μm，厚度约为0.8μm～1.6μm的多晶硅6，如图22所示；

步骤11：通过淀积、光刻以及刻蚀工艺形成厚度为0.5μm～2.0μm，宽度为0.6μm～2.0μm的金属阳极1和金属阴极5，如图23所示，至此完成器件的制作。

进一步地，本实施例中步骤7和步骤9所淀积的窄禁带半导体为多晶硅材料，所述多晶硅材料可以为p型多晶硅也可以为n型多晶硅。也可以采用单晶硅实现，所述单晶硅可以是p型单晶硅也可以是n型单晶硅。

进一步地，本实施例中步骤8和9中形成介质层8和多晶硅6的操作可替换为如下操作：通过沟槽底部淀积氮化硅，再进行热氧化。然后采用热磷酸刻蚀氮化硅，最后通过淀积、刻蚀工艺，形成位于沟槽内的多晶硅6。

进一步地，本实施例步骤6中在淀积p+碳化硅区7之后还包括通过热扩散工艺使得p+碳化硅区7的宽度大于沟槽的宽度，即可得到如图4所示器件结构。

进一步地，所述步骤7中形成位于沟槽底部的多晶硅6之后还包括通过增加沟槽刻蚀、淀积金属和刻蚀去除多余金属在所述多晶硅6和p+碳化硅区7之间形成金属阳极区1a，即可得到如图5所示器件结构。

进一步地，所述步骤5和6中形成沟槽和p+碳化硅区7的操作可替换为如下操作：通过多次外延、热扩散以及刻蚀加深沟槽刻蚀的深度，使得p+碳化硅区7和n-碳化硅外延层3相见分布，并通过控制p+碳化硅区7和n-碳化硅外延层3的宽度和掺杂浓度形成超结结构，更进一步地，在形成上述超结结构时，所述步骤5中形成n-碳化硅外延层3之后还包括通过离子注入工艺在n-碳化硅外延层3的顶部形成重掺杂n-碳化硅外延层3a，即可得到如图7所示器件结构。

更进一步地，在形成上述超结结构时，所述步骤5中形成p+碳化硅区7之后还包括通过离子注入工艺在p+碳化硅区7的顶部形成p++碳化硅区7a，即可得到如图8所示器件结构。

同时需要申明的是：本领域技术人员根据本领域基本知识可知，本发明公开的一种二极管器件结构及制作方法，所用宽禁带半导体和窄禁带半导体材料不局限于本实施例公开的碳化硅及硅材料，其它由宽禁带半导体材料和窄禁带半导体材料构成的组合同样适于本发明提供的器件结构，本发明对此不做限制；形成介质层的材料除了可以采用二氧化硅(sio2)，也可以采用氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等任何合适的高k介质材料实现；同时，制造工艺的具体实施方式也可以根据实际需要进行调整。