邻近垂直晶体管装置的底部源/漏区的气隙的制作方法

本申请通常涉及半导体装置的制造，尤其涉及邻近垂直晶体管装置的底部源/漏区形成气隙的各种新颖方法以及所得装置。

背景技术：

在例如微处理器、储存装置等当前的集成电路中，在有限的芯片面积上设置有大量的电路元件，尤其是晶体管。晶体管具有各种形状及形式，例如平面晶体管、FinFET晶体管、纳米线装置、垂直晶体管等。该些晶体管通常为NMOS(NFET)或PMOS(PFET)类型装置，其中，该“N”及“P”标记是基于用以创建该些装置的源/漏区的掺杂物类型。CMOS(Complementary Metal Oxide Semiconductor；互补金属氧化物半导体)技术或产品是指通过使用NMOS及PMOS晶体管装置制造的集成电路产品。不论晶体管装置的物理配置，各装置都包括漏区与源区以及位于该源/漏区之间的栅极电极结构。向该栅极电极施加适当的控制电压之后，在该漏区与该源区之间形成导电沟道区。

图1显示示例现有技术的垂直晶体管装置10的简单示意图。一般来说，垂直晶体管10包括大体垂直取向沟道半导体结构12A，其自半导体衬底12的正面12S向上延伸。如图1的右手部分中所标示，当从上方观察时，半导体结构12A可具有各种不同配置，例如圆形、长方形、正方形等，且它具有外周边12P。装置10还包括沟道区13、围绕半导体结构12A的周边12P设置的环绕栅极(gate-all-around；GAA)栅极结构14、底部源/漏(S/D)区16、顶部S/D区18、底部间隙壁(spacer)15B，以及顶部间隙壁15T。该附图还显示与底部S/D区16导电耦接的示例底部接触20以及与顶部S/D区18导电耦接的顶部接触22。在所示例子中，栅极结构14包括栅极绝缘层14A及导电栅极电极14B。用于该装置10的组件的构造材料可依据特定的应用而变化。可通过使用熟知的先栅极或替代栅极制造技术来制造栅极结构14。

为提升FET(场效应晶体管)的操作速度并增加集成电路装置上的FET的密度，多年来，装置设计人员已大幅降低了FET的物理尺寸。尤其晶体管装置的沟道长度。由于晶体管装置的尺寸降低，因此随着装置的更新换代增加了电路组件的操作速度，并且在此期间也增加了此类产品中的“封装密度”，也就是单位面积上的晶体管装置的数目。通常，由于当前集成电路中的大量电路元件以及所需的复杂布局，因此无法在制造该些电路元件的同一装置层级内建立各电路元件的电性连接或“线路布置”。因此，在形成于该产品的该装置层级上方的一个或多个额外堆叠的“金属化层”中形成各种电性连接，其构成该集成电路产品的总体线路图案。这些金属化层通常由绝缘材料层以及形成于该绝缘材料层中的导电金属线或导电过孔组成。集成电路产品中的第一金属化层通常被称为“M1”层(或者在某些情况下被称为“M0”层)，而用以在该M1层与下方层级导电结构(下面更充分地解释)之间建立电性连接的导电过孔通常被称为“V0”过孔。

形成多个装置层级接触以在该金属化层与实际半导体装置(也就是晶体管)之间建立电性连接。就垂直晶体管装置的形成而言，此类装置层级接触将包括与顶部S/D区18导电耦接的示意显示的顶部源/漏接触(CA)22，与底部源/漏(S/D)区16导电耦接的示意显示的底部源/漏接触(CA)20，以及与栅极结构14导电耦接的栅极接触(CB)(未显示)。该CA接触及该CB接触通常为均匀体金属，例如钨，且还可包括位于该均匀体金属与周围绝缘材料之间的一个或多个金属阻挡层(未显示)。请参照图1，间隙壁15B、15T通常由具有例如约7至8的较高k值的氮化硅制成。由于垂直晶体管10的物理配置，栅极至底部(gate-to-bottom)S/D电容器被定义，其中，栅极电极14B充当该电容器的其中一个导电板，而底部源/漏(S/D)区16充当该电容器的另一个导电板，且底部间隙壁15B位于该两个导电板之间。此栅极至底部S/D电容器是寄生性的，因为每当开启及关闭晶体管装置10时，此电容器必须充电及放电，所有这些都导致延迟装置10的开关速度。装置设计人员已努力降低该寄生的栅极至底部S/D电容器。例如，已开发一些流程以由具有比氮化硅的k值更低的k值的材料来形成间隙壁15T、15B，从而降低该电容。

本申请涉及邻近垂直晶体管装置的底部源/漏区形成气隙的各种新颖方法以及所得装置，从而可避免或至少减轻上述问题的其中一个或多个的影响。

技术实现要素：

下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。

一般来说，本申请涉及邻近垂直晶体管装置的底部源/漏区形成气隙的各种新颖方法以及所得装置。本文中所揭露的一种示例方法包括：除其它以外，在半导体衬底上方并邻近垂直取向沟道半导体结构形成初始底部间隙壁；以及围绕该垂直取向沟道半导体结构并在该初始底部间隙壁上方形成栅极结构。在此例中，该方法还包括：执行至少一个蚀刻工艺(process)，以移除垂直位于该栅极结构下方的该初始底部间隙壁的至少一部分，从而导致形成位于该栅极结构下方的气隙，其中，该气隙延伸围绕该垂直取向沟道半导体结构的周边的至少大部分；以及在该半导体衬底上方并邻近该气隙形成替代底部间隙壁。

本文中所揭露的一种示例垂直晶体管装置包括：除其它以外，位于半导体衬底上方的垂直取向沟道半导体结构；以及位于半导体衬底上方并邻近该垂直取向沟道半导体结构的第一底部间隙壁，其中，该第一底部间隙壁延伸围绕该垂直取向沟道半导体结构的周边的不到全部。在此例中，该装置包括：围绕该垂直取向沟道半导体结构设置的栅极结构，其中，仅该栅极结构的一部分垂直位于该第一底部间隙壁上方，从而定义位于该栅极结构下方的气隙，其中，该气隙延伸围绕该垂直取向沟道半导体结构的周边的至少大部分；以及位于该半导体衬底上方的第二底部间隙壁，其中，该第二底部间隙壁的上部与围绕该垂直取向沟道半导体结构所形成的材料接触以密封该气隙，其中，该第二底部间隙壁具有大于该气隙的垂直厚度的垂直厚度。

附图说明

参照下面结合附图所作的说明可理解本申请，该些附图中类似的附图标记表示类似的元件，且其中：

图1示意显示示例现有技术的晶体管装置；以及

图2A至图2Q显示本文中所揭露的用以邻近垂直晶体管装置的底部源/漏区形成气隙的各种示例新颖方法以及所得装置。

尽管本文中所揭露的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。

具体实施方式

下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本申请所执行的常规程序。

现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本申请与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本申请的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。若术语“邻近”被用于本文中及所附权利要求中来说明两个组件或结构之间的位置关系，则该术语应当被理解并解释为涵盖该两个组件之间实际物理接触的情况并涵盖此类组件位于彼此附近但在该两个组件之间没有物理接触的情况。两个组件之间的物理接触将通过使用词组“在上面并接触”或其它类似语言以在说明书及权利要求中进行说明。在完整阅读本申请以后，本领域的技术人员将很容易明白，本文中所揭露的方法可用于制造各种不同装置，包括但不限于逻辑装置、存储器(memory)装置等，且该装置可为NMOS或PMOS装置。

在完整阅读本申请以后，本领域的技术人员将了解，附图中未显示各种掺杂区，例如环状注入区、阱区等。当然，本文中所揭露的发明不应当被认为限于本文中所示及所述的示例。本文中所揭露的垂直晶体管装置100的各种组件及结构可通过使用各种不同的材料并通过执行各种已知技术来形成，例如化学气相沉积(chemical vapordeposition；CVD)工艺、原子层沉积(atomic layer deposition；ALD)工艺、热生长工艺、旋涂技术等。这些各种材料层的厚度还可依据特定的应用而变化。现在将参照附图详细说明本文中所揭露的方法及装置的各种示例实施例。

图2A至图2Q显示邻近集成电路(IC)产品100上的垂直晶体管装置的底部源/漏区形成气隙的多种示例新颖方法。在所示例子中，该产品包括多个示例垂直晶体管装置101A、101B(将它们一同以附图标记101表示)。各垂直晶体管装置101A、101B分别包括垂直取向沟道半导体(vertically-oriented channel semiconductor；VOCS)结构110A、110B(将它们一同以附图标记110表示)。装置101A、101B可为同一类型装置，例如，它们都可为N型装置，或者它们可为相反类型的装置。当然，IC产品100通常可包括数百万个这样的垂直晶体管装置101。在该示例中，当从上方观察时，垂直晶体管装置101具有长方形剖面。在其它实施例中，垂直晶体管装置101可具有不同的剖面形状，例如圆形、椭圆形、正方形等(如图1的现有技术结构10中所类似显示的那些形状)。此外，如图2A中所示，在该示例中，VOCS结构110具有相对横向侧壁表面110X、顶部表面110Y以及相对端部表面110E。

图2A包含简单平面视图，以显示附图中作各种剖面视图的位置。如图2A中的平面视图中所示，视图X-X是穿过两个VOCS结构110所作的剖视图。视图Y-Y是仅穿过VOCS 110A所作的剖视图(沿与垂直晶体管装置101A的栅极宽度方向对应的方向)。还应当注意，尽管该些附图的其中一些包含该产品的平面视图，但不是该些剖视图中所示的工艺的所有态样都会以平面视图显示，以免使该些附图过度复杂。

图2A至图2Q显示多个示例流程，其中，在半导体衬底102上方将形成两个示例VOCS结构110。衬底102可具有各种配置，例如块体半导体(例如硅)配置。衬底102可具有：具有上表面102S的块体配置(如图2A中所示)；或绝缘体上半导体或绝缘体上硅(SOI)配置(未显示)，其包括块体半导体层、埋置绝缘层(例如二氧化硅)，以及主动层(例如硅)，其中，半导体装置形成于该主动层中及上方。衬底102可由硅制成或者它可由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及所有形式的此类材料。在其它应用中，垂直取向沟道半导体结构110可由替代半导体材料(也就是衬底102的半导体材料以外的半导体材料)组成。例如，若衬底102由传统硅材料制成，则该替代半导体材料可为例如硅-锗(Si(1-x)Ge(x))、基本纯锗(Ge)、第III-V族复合半导体材料等材料。

图2A显示处于已执行数个工艺操作之后的一个制造阶段的包括本文中所揭露的垂直晶体管装置101的IC产品100的一个示例实施例。首先，透过图案化蚀刻掩膜107通过执行一个或多个蚀刻工艺形成VOCS结构110，以在衬底102中定义多个沟槽106。在一些实施例中，图案化蚀刻掩膜107可由一个或多个材料层组成，且它可通过形成一个或多个材料层并接着通过使用已知光刻及蚀刻技术图案化这些材料来形成。在一个示例实施例中，图案化蚀刻掩膜107可为双层蚀刻掩膜，其由形成于VOCS结构110上的二氧化硅层(未单独显示)以及形成于该二氧化硅层上的氮化硅层(未单独显示)组成。接着，透过另一个图案化蚀刻掩膜(未显示)执行蚀刻工艺，以在VOCS结构110之间的该衬底中定义隔离沟槽103。接着，沉积绝缘材料(例如二氧化硅)层，以过填充沟槽106及103，从而使该绝缘材料位于图案化蚀刻掩膜107的上表面上方。随后，执行CMP(化学机械抛光)工艺，以平坦化所沉积的绝缘材料层的上表面以及图案化蚀刻掩膜107的上表面。在此点，执行凹入蚀刻工艺以凹入该绝缘材料层，从而使该绝缘材料与沟槽106的底部大致齐平，同时该绝缘材料的部分保持位于该衬底中所定义的隔离沟槽103中，从而定义隔离结构111。

接着，在一个示例实施例中，执行一个或多个离子注入工艺(或外延沉积工艺)，以在衬底102中分别形成装置101A、101B的底部源/漏(S/D)区113A、113B(通常以附图标记113表示)。如上所述，装置101A、101B可为同一类型装置，例如，它们都可为N型装置，或者，如在CMOS应用中那样，它们可为相反类型的装置。如果装置101为相反类型的装置，则透过不同的图案化注入掩膜(未显示)执行两个独立的注入工艺。不过，为简单起见，在该附图中同样地遮蔽底部源/漏(S/D)区113，以免使本发明的揭露过度复杂。依据正在构建的装置101的类型，可用合适的掺杂物(例如，N型或P型)掺杂底部源/漏(S/D)区113。

请继续参照图2A，在沟槽106中形成各装置101的初始底部间隙壁115(有时将其称为第一底部间隙壁)。初始底部间隙壁115可形成至任意所需厚度，例如4至15纳米，且它可由任意所需绝缘材料形成，例如氮化硅、低k绝缘材料(k值为7或更低)、二氧化硅等。在一个实施例中，为形成初始底部间隙壁115，可执行沉积工艺，以用绝缘材料过填充沟槽106。随后，可通过执行例如CMP工艺平坦化该绝缘材料层的上表面，该CMP工艺停止于图案化蚀刻掩膜107上。接着，执行定时选择性凹入蚀刻工艺，以凹入该绝缘材料层至所需的残留厚度，从而形成初始底部间隙壁115。在另一个实施例中，为形成初始底部间隙壁115，可执行定向沉积工艺，例如气体团簇离子束(gas cluster ionbeam；GCIB)工艺或HDP(高密度等离子体)沉积工艺，以基本仅在产品100的水平取向表面上(也就是，在沟槽106的底部中及图案化蚀刻掩膜107的上表面上)形成初始底部间隙壁115的材料，在该示例中未显示在图案化蚀刻掩膜107的上表面上形成材料115乃因其对本申请的发明目的而言不是必需的。

在所示例子中，将在执行替代栅极制造技术来形成产品100的栅极结构的背景下说明该新颖方法及装置。因此，图2B显示在执行数个工艺操作以后的产品100。首先，执行共形沉积工艺例如ALD工艺，以在产品100上形成较薄(例如，2至5纳米)的牺牲衬里层119。牺牲衬里层119可由任意所需材料组成，但其应当由相对初始底部间隙壁115、图案化蚀刻掩膜107及VOCS结构110的材料呈现良好蚀刻选择性的材料制成。在初始底部间隙壁115及图案化蚀刻掩膜107由氮化硅组成的一个示例中，牺牲衬里层119可由二氧化硅组成。接着，在产品100上沉积牺牲栅极材料121(例如非晶硅等)，以过填充沟槽106。

图2C显示在执行数个工艺操作以后的产品100。首先，在牺牲栅极材料121上执行CMP工艺，该CMP工艺停止于图案化蚀刻掩膜107的上表面上。这通过移除牺牲衬里层119的部分有效暴露图案化蚀刻掩膜107的上表面。随后，执行定时凹入蚀刻工艺，以凹入牺牲栅极材料121(具有凹入上表面121R)至所需的残留垂直厚度(其可依据应用而变化)，例如，凹入的牺牲栅极材料121的剩余垂直高度可在约10至40纳米的量级(order)。剩余凹入的牺牲栅极材料121覆盖将会成为装置101A、101B的沟道部分的VOCS结构110的部分。

图2D显示在执行数个工艺操作以后的产品100。首先，执行覆被沉积(blanket-deposition)工艺，以在产品100上形成绝缘材料层123。绝缘材料层123可由任意所需材料例如二氧化硅组成，依据用以制造该装置的精确流程，适当考虑材料123相对一种或多种周围材料呈现所需的蚀刻选择性。随后，在绝缘材料层123上执行CMP工艺，该CMP工艺停止于图案化蚀刻掩膜107的上表面上，从而暴露图案化蚀刻掩膜107以供移除。接着，执行一个或多个蚀刻工艺，以移除图案化蚀刻掩膜107，从而暴露VOCS结构110的上表面110Y。若图案化蚀刻掩膜107由位于二氧化硅层上方的氮化硅层组成，则移除图案化蚀刻掩膜107的该二氧化硅部分也可移除位于VOCS结构110的上表面110Y上方的牺牲衬里层119的部分，如图2D中所示。

图2E显示在执行数个工艺操作以后的产品100。首先，执行外延生长工艺，以分别在装置101A、101B上形成掺杂顶部源/漏(S/D)结构125。接着，执行覆被沉积工艺，以在产品100上形成绝缘材料层127，从而过填充位于顶部源/漏(S/D)结构125上方的凹入。绝缘材料层127可由任意所需材料组成，但它应当由相对绝缘材料层123呈现良好蚀刻选择性的材料制成。例如，若绝缘材料层123由二氧化硅组成，则绝缘材料层127可由例如SiCO、SiBCN等组成。随后，在绝缘材料层127上执行CMP工艺，该CMP工艺停止于绝缘材料层123的上表面上。

图2F显示在执行选择性蚀刻工艺以相对周围材料移除绝缘材料层123以后的产品100。此工艺暴露牺牲栅极材料121以及延伸于牺牲栅极材料121的凹入表面121R上方的VOCS结构110的一部分。

图2G显示在邻近绝缘材料层127并在凹入的牺牲栅极材料121上方形成绝缘间隙壁129以后的产品100。可通过在该产品上沉积共形间隙壁材料层并随后执行各向异性(anisotropic)蚀刻工艺来形成间隙壁129。间隙壁129可由任意所需绝缘材料组成，例如SiCO、SiBCN等。在一些情况下，间隙壁129可由与绝缘材料层127的材料相同的材料组成，但可能不是在所有应用中都如此。

图2H显示执行各向异性蚀刻工艺以相对周围材料选择性移除牺牲栅极材料121的暴露部分以后的产品100。

图2I显示在执行数个工艺操作以后的该产品。首先，执行各向同性(isotropic)蚀刻工艺，以相对周围材料选择性移除牺牲栅极材料121的剩余部分。接着，执行各向同性蚀刻工艺，以相对周围材料选择性移除牺牲衬里层119。此工艺暴露位于初始底部间隙壁115与绝缘间隙壁129之间的VOCS结构110的部分。替代图2H至2I中所述的工艺序列，在图2H中所示的工艺点，可执行第一各向同性蚀刻工艺，以相对周围材料选择性移除牺牲栅极材料121，接着执行第二各向同性蚀刻工艺，以相对周围材料选择性移除牺牲衬里层119。

图2J显示通过执行多个共形沉积工艺在该产品上形成装置101的最终栅极结构的材料以后的产品100。更具体地说，最终栅极结构133通常包括栅极绝缘层133A(显示为虚线)例如二氧化硅或高k(k值大于10)绝缘材料，以及充当栅极电极的一个或多个导电材料层133B，例如金属、金属合金、氮化钛、氮化钽、钨、铝、多晶硅等。

图2K显示在执行数个工艺操作以后的该产品。首先，形成图案化掩蔽层135(通常被称为栅极接触切割掩膜)，以允许图案化材料133B、133A，从而定义最终栅极结构133。在图2K中的简单平面视图中将图案化掩蔽层135显示为虚线。图案化掩蔽层135可由任意所需材料例如OPL(有机平坦化层)制成，且它可通过使用传统技术形成。随后，透过图案化掩蔽层135执行一个或多个各向异性蚀刻工艺，以移除材料133B、133A的暴露部分。要注意的是，在此例中，最终栅极结构133具有共用的栅极-接触部分(gate-contact portion)133X，其自VOCS结构110横向延伸以提供着陆栅极接触(CB)结构的途径。当然，若需要，图案化掩蔽层135可经配置以使装置101A及101B具有隔开的栅极接触部分，从而允许单独访问各装置101A、101B。还要注意的是，在图案化以后，该栅极结构暴露初始底部间隙壁115的部分。

图2L显示在执行数个工艺操作以后的该产品。首先，移除图案化掩蔽层135。接着，在各种结构(例如绝缘间隙壁129及栅极结构133)的基本垂直取向的侧壁上形成较薄(例如，2至5纳米)的保护绝缘间隙壁137。保护绝缘间隙壁137的目的是在后续蚀刻工艺(下面作更充分说明)期间保护栅极结构133的材料。可通过在该产品上沉积共形间隙壁材料层并随后执行各向异性蚀刻工艺来形成保护绝缘间隙壁137。间隙壁137可由任意所需绝缘材料组成，例如SiCO、SiBCN等。在一些情况下，间隙壁137可由与绝缘材料层127及间隙壁129的材料相同的材料组成，但可能不是在所有应用中都如此。

图2M显示在执行各向异性蚀刻工艺以相对周围材料移除未被栅极结构133及保护绝缘间隙壁137覆盖的初始底部间隙壁115的暴露部分从而导致图2M中所示的结构以后的该产品。这导致初始底部间隙壁115的剩余部分115A垂直位于栅极结构133下方。

图2N显示在执行各向同性蚀刻工艺以相对周围材料选择性移除初始底部间隙壁115的剩余部分115A的至少其中一些以后的该产品。此工艺操作导致围绕VOCS结构110的外周边的至少大部分且在一些情况下较大部分(例如，达到至少约80％)并在最终栅极结构133的部分下方形成气隙141。在所示例子中，基本上邻近VOCS结构110的两个相对横向侧壁110X以及其中一个端部表面110X的整个轴向长度形成连续气隙141。要注意的是，在所示例子中，初始底部间隙壁115的剩余部分115A保持位于最终栅极结构133的栅极-接触部分133X下方，尤其邻近VOCS结构110的端部表面110E，如虚线区143中所示。不过，如需要，在一些应用中，可执行该蚀刻工艺足够长的时间，以自栅极-接触部分133X下面基本上移除初始底部间隙壁115的所有剩余部分115A。在这样的情况下，所得气隙141将延伸围绕VOCS结构110的整个周边，也就是，气隙141将邻近VOCS结构110的两个侧壁110X及两个端部表面110E。

图2O显示在该产品的基本水平取向表面上形成绝缘材料145以后的产品100。位于邻近气隙141的沟槽106中的绝缘材料145的部分构成该装置的替代底部间隙壁145A(有时被称为第二底部间隙壁)。绝缘材料145可由各种不同的材料例如氮化硅组成，且它应当形成至大于气隙141的垂直厚度及初始底部间隙壁115的剩余部分115A的垂直厚度的垂直厚度。在一个示例中，可执行定向沉积工艺例如气体团簇离子束(GCIB)工艺，以形成绝缘材料145。一般来说，该定向沉积工艺导致在基本水平取向的表面上(例如在衬底102的上表面102S及材料127/129的上表面上方)形成材料145，而不在各种结构的垂直取向侧壁表面上形成数量可观的材料145。替代底部间隙壁145A经形成以使该替代底部间隙壁的上部与围绕垂直取向沟道半导体结构110所形成的材料接触，从而密封气隙141。例如，替代底部间隙壁145可经形成以使其接触栅极结构133或横向位于栅极结构133与替代底部间隙壁145A之间的材料(例如保护绝缘间隙壁137)，从而有效密封气隙141。密封气隙141防止后续形成的材料进入气隙141。要注意的是，替代底部间隙壁145A延伸围绕VOCS结构110的不到全部。在另一个示例流程中，可通过执行HDP氮化物沉积接着执行简短的蚀刻工艺来形成绝缘材料145。在HDP氮化物沉积工艺中，与形成在垂直取向表面上相比，在各种结构的水平取向表面上形成更多该氮化硅材料。可重复此沉积-蚀刻序列数次，以确保在执行所有这些沉积-蚀刻工艺以后，该沉积材料基本上仅位于该水平取向表面例如顶部及底部上，而很少甚至没有该材料位于基本垂直取向侧壁上。

图2P显示在执行数个工艺操作以后的产品100。首先，执行覆被沉积工艺，以在产品100上形成绝缘材料层149，从而过填充该产品上的所有凹槽。随后，执行一个或多个CMP工艺，以移除位于绝缘材料层127及间隙壁129上方的材料。绝缘材料层149可由任意所需材料例如二氧化硅组成，但它应当由相对绝缘材料层127及间隙壁129呈现良好蚀刻选择性的材料制成。

图2Q显示通过使用传统制造技术在绝缘材料层150中形成两个独立的顶部源/漏(CA)接触结构151、两个独立的底部源/漏(CA)接触结构153以及共同的栅极接触(CB)结构155以后的产品100。栅极接触(CB)结构155与最终栅极结构133的栅极-接触部分133X的上表面导电耦接。顶部源/漏(CA)接触结构151与装置101上的外延材料125导电耦接。底部源/漏(CA)接触结构153与其相应底部源/漏区113A、113B导电耦接。当从上方观察时，接触结构151、153及155可由任意所需剖面配置构成，例如正方形、长方形、圆形等。接触结构151、153及155意图为示意及代表性，因为它们可通过使用任意各种不同的导电材料并通过执行传统制造操作形成。接触结构151、153及155也可包含一个或多个阻挡层(未显示)。在一个示例中，为形成接触结构151、153及155，可在各种绝缘材料层中形成接触开口以暴露该接触的所需着陆点，随后在该接触开口中沉积衬里例如Ti、TiN。接着，可执行沉积工艺，以用导电材料例如钨或钴过填充该接触开口。随后，可执行CMP工艺，以平坦化绝缘材料层150的上表面，从而导致移除位于该接触开口外部的绝缘材料层150上方的衬里及钨(或钴)的多余部分并形成接触结构151、153及155。

由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述工艺步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如随附的权利要求所述。因此，显然，可对上面所揭露的特定实施例进行修改或变更，且所有此类变更被视为落入本发明的范围及精神内。要注意的是，用以说明本说明书以及所附权利要求中的各种工艺或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类工艺的排列顺序。因此，本发明请求保护的范围如随附的权利要求所述。