具有双浅沟槽隔离及可调内外鳍片轮廓的鳍片制程的制作方法

本申请通常涉及半导体装置，尤其涉及半导体鳍式场效应晶体管(finfieldeffecttransistor；finfet)及其生产方法。

背景技术

随着块体finfet技术进步，鳍片间距微缩成为面积及性能扩展两者的重要方面。不过，鳍片间距微缩通常导致鳍内深宽比(aspectratio)显著增加，从而在材料沉积于高的深宽比特征中期间增加空洞形成的倾向，在自这样的特征移除材料之后增加残留沉积的留存，以及/或者在冲洗、处理等期间增加独立的高深宽比鳍片的变形。空洞的形成以及不想要的蚀刻残留物的累积可负面影响装置性能及可靠性。

鉴于上述，提供稳健且可扩展的finfet制程来最大限度地降低缺陷形成以及制造期间鳍片变形的可能性将是有利的。

技术实现要素：

本文中揭露一种finfet制程，以避免在大部分流程期间形成独立的鳍片。而且，所揭露的制程能够提供良好控制且有区别的p型及n型鳍片，其与传统制程相比更能适应下一代阱及穿通停止掺杂方案。

依据本申请的实施例，一种形成finfet装置的方法包括在半导体衬底上方形成图案化硬掩膜，该图案化硬掩膜包括至少两个特征阵列。在该图案化硬掩膜上方形成共形介电层，以使该共形介电层完全填充各阵列内相邻特征之间的间隙。

通过等向性(isotropically)蚀刻该共形介电层以暴露相邻阵列之间的该半导体衬底的顶部表面，在该半导体衬底上方形成主动区阻挡掩膜。如此，该主动区阻挡掩膜包括该图案化硬掩膜以及位于相邻特征之间的该共形介电层的剩余部分。

接着，利用该主动区阻挡掩膜作为蚀刻掩膜蚀刻该半导体衬底，以在相邻阵列之间形成沟槽。在该沟槽内形成隔离介电层，以及移除该共形介电层的该剩余部分。通过使用该图案化硬掩膜作为蚀刻掩膜蚀刻该衬底，在该半导体衬底上方形成多个鳍片。

依据另外的实施例，一种形成结构的方法包括在半导体衬底的第一区域上方形成第一掩膜图案以及在该半导体衬底的第二区域上方形成第二掩膜图案，其中，该第一掩膜图案具有定义相邻特征之间的第一特征内间隙的多个第一掩膜特征，以及该第二掩膜图案具有定义相邻特征之间的第二特征内间隙的多个第二掩膜特征。

在该第一掩膜图案上方及该第二掩膜图案上方沉积共形介电层，以完全填充该第一及第二特征内间隙。接着，自该第一掩膜图案与该第二掩膜图案之间的该半导体衬底上方移除该共形介电层。在本实施例中，该第一掩膜图案以及该第一特征内间隙内的该共形介电层的剩余部分定义第一阻挡掩膜，且该第二掩膜图案以及该第二特征内间隙内的该共形介电层的剩余部分定义第二阻挡掩膜。

在该第一阻挡掩膜与该第二阻挡掩膜之间的该半导体衬底内形成沟槽，以及在该沟槽内形成隔离介电层。接着，通过自该第一及第二特征内间隙内移除共形介电层，使用该第一及第二掩膜图案作为蚀刻掩膜以蚀刻该半导体衬底并形成多个鳍片。

依据另外的实施例，一种形成装置的方法包括通过在设于半导体衬底上方的第一及第二掩膜图案上方沉积共形介电层并接着自该第一与第二掩膜图案之间的该半导体衬底上方移除该共形介电层形成第一及第二阻挡掩膜。该共形介电层的剩余部分填充由该第一掩膜图案内的第一掩膜特征定义的第一特征内间隙以及由该第二掩膜图案内的第二掩膜特征定义的第二特征内间隙。

接着，在该第一阻挡掩膜与该第二阻挡掩膜之间非等向性(anisotropically)蚀刻该半导体衬底，以在其中形成沟槽。接着，用隔离介电层填充该沟槽，以及自该第一及第二特征内间隙内移除该共形介电层。通过使用该第一及第二掩膜图案作为蚀刻掩膜，蚀刻该半导体衬底以形成多个鳍片。

如此，在各种实施例中，通过提供包括设于半导体衬底上方的主动区阻挡掩膜的半导体结构可形成该鳍片。该主动区阻挡掩膜包括具有两个或更多特征阵列的图案化硬掩膜，以及相对该图案化硬掩膜适于被选择性蚀刻且设于相邻特征之间的介电层。

附图说明

下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：

图1显示在上表面形成有图案化硬掩膜的半导体衬底的剖视图；

图2显示移除该图案化硬掩膜的选定部分；

图3显示在该图案化硬掩膜及该衬底上方共形沉积蚀刻选择层；

图4显示依据一个实施例等向性回蚀刻该蚀刻选择层并伴随形成主动阻挡掩膜；

图5显示蚀刻该半导体衬底以在该阻挡掩膜下面定义主动区；

图6显示在相邻主动区之间沉积并平坦化浅沟槽隔离(shallowtrenchisolation；sti)层；

图7显示在凹入该浅沟槽隔离层并暴露该蚀刻选择层以后的中间结构；

图8显示在移除该蚀刻选择层以暴露该图案化硬掩膜及该主动区内的该半导体衬底以后的图7的结构；

图9显示蚀刻该主动区内的该半导体衬底以形成多个鳍片；

图10显示沉积鳍内隔离层；

图11显示平坦化图10的结构以及伴随移除该图案化硬掩膜；

图12显示依据一个实施例部分移除该鳍内隔离层及该浅沟槽隔离层以暴露多个鳍片；

图13显示依据另一个实施例蚀刻该衬底以在第一主动区内形成多个鳍片；

图14显示在图13的架构上方沉积第一掺杂层；

图15显示部分移除该第一掺杂层以在该第一主动区内形成第一掺杂鳍内隔离层；

图16显示在该半导体衬底的第二主动区内形成鳍片；

图17显示在图16的架构上方沉积第二掺杂层；

图18显示在移除该硬掩膜以后的平坦化架构，且包括位于该第一主动区内的包括第一掺杂层的第一鳍内掺杂层以及位于该第二主动区内的包括第二掺杂层的第二鳍内掺杂层；以及

图19显示依据各种实施例部分移除该鳍内掺杂层及该浅沟槽隔离层以暴露多个鳍片。

具体实施方式

现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。

本文中揭露一种制造鳍式场效应晶体管的方法。该鳍式场效应晶体管(finfet)因与其它双栅极装置相比制造较简单而成为有吸引力的晶体管架构。在各种实施例中，该finfet的沟道是由半导体材料(通常为硅)构成的薄的、凸起条或鳍片。晶体管栅极包覆该鳍片，以在该鳍片的垂直部分的两侧上栅控沟道，从而提供优于平面、单栅极金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor；mosfet)的栅极控制。

finfet的制造通常运用自对准制程，以利用选择性蚀刻技术在衬底的表面上生产极薄的鳍片，例如20纳米宽或更小。接着，沉积栅极结构以接触各鳍片的多个表面，从而形成多栅极架构。尽管薄沟道支持装置的稳健控制，但当开启装置时，其形状限制电流的流动。如此，通常平行布置多个鳍片，以提供较高的驱动强度。可以阵列配置多个鳍片，各鳍片通过定义的周期或间距与其最近的鳍片隔开。在各种实施例中，第一阵列内的鳍片间距可等于、小于或大于第二阵列内的鳍片间距。

结合细鳍片间距架构，本文中揭露一种用以图案化并定义多个半导体鳍片以及伴随的浅沟槽隔离(sti)结构的自对准主动区阻挡掩膜。该阻挡掩膜(包括图案化硬掩膜及嵌入介电层)允许解耦内外鳍片蚀刻制程，以及独立优化内鳍片及外鳍片介电属性。该方法还防止产生隔离的、独立的鳍片，从而降低在制程期间机械损伤该鳍片的可能性。

在实施例中，也解耦p型与n型鳍片蚀刻，以允许独立控制相应掺杂分布及介电质回填充，同时避免在高深宽比特征中沉积以后必须自该特征移除的任意填充材料。因此，该填充材料的选择可不考虑其蚀刻选择性或耐腐蚀性。有利地，在大部分制程期间不暴露独立的、高深宽比鳍片，从而有助于制程稳健性。

图1至图12显示依据一个实施例用于形成隔离鳍片的阻挡掩膜流程的剖视示意图，以及图13至图19显示依据另一个实施例适于在不同装置区中提供有区别的p型及n型鳍片掺杂的流程的剖视示意图。

除非上下文中另外指出，否则本文中所使用的材料及材料层可通过任意合适的技术形成或沉积，包括但不限于化学气相沉积(chemicalvapordeposition；cvd)、物理气相沉积(physicalvapordeposition；pvd)、原子层沉积(atomiclayerdeposition；ald)、旋涂等。或者，材料层可例如同热氧化原位形成。

请参照图1，依据一个实施例的示例结构包括半导体衬底100以及设于衬底100的上表面上的图案化硬掩膜220。图案化硬掩膜220定义要形成于该衬底的上方的多个鳍片的位置及区域几何。

半导体衬底100可为半导体材料例如硅或含硅材料，包括块体衬底。含硅材料包括但不限于单晶硅、多晶硅、单晶硅锗(sige)、多晶硅锗、碳掺杂硅(si:c)、非晶硅，以及其组合及多层。示例硅衬底包括绝缘体上硅(silicon-on-insulator；soi)衬底、蓝宝石上硅(silicon-on-sapphire；sos)衬底，以及类似物。本文中所使用的“单晶”表示结晶固体，其中，整个样本的晶格至该样本的边缘基本连续且基本不断裂，基本没有晶界。

不过，半导体衬底100不限于含硅材料，因为衬底100可包括其它半导体材料，包括ge及化合物半导体例如gaas、inas以及其它类似半导体。在各种实施例中，半导体衬底100为绝缘体上半导体(semiconductor-on-insulator；soi)衬底且自下而上包括操作部分、隔离层、以及半导体材料层。或者，半导体衬底可包括块体半导体衬底。

半导体衬底100可具有现有技术通常所用的尺寸。在各种实施例中，该半导体衬底可为半导体晶圆。示例晶圆直径包括但不限于50、100、150、200、300及450毫米(mm)，包括在任意上述值之间的范围。总衬底厚度可在从250微米至1500微米的范围内变化，不过，在特定的实施例中，该衬底厚度在725至775微米的范围内，这与硅cmos制程中常用的厚度尺寸对应。

为形成图案化硬掩膜220，例如通过化学气相沉积(cvd)在衬底100的表面上方可沉积硬掩膜层。该硬掩膜层可包括介电材料，例如掺杂或未掺杂二氧化硅、氮化硅、氮氧化硅、介电金属氮化物、或介电金属氧化物。适于形成该硬掩膜层的其它示例介电材料包括sic、sico、sicoh以及sich化合物，碳掺杂氧化物，无机氧化物，无机聚合物，有机聚合物例如聚酰胺、类金刚石碳(diamond-likecarbon；dlc)、氢化非晶碳(α-c:h)，以及硅硼氮化物(sibn)。该硬掩膜层的厚度可在20至100纳米的范围内，例如20、40、60、80或100纳米，包括在任意上述值之间的范围，不过也可采用更小及更大的厚度。

该硬掩膜层可包括一个或多个层，其可用以形成蚀刻掩膜，以在该半导体衬底中定义主动区并伴随形成位于该主动区内的鳍片。在特定实施例中，该硬掩膜层适于经受该半导体衬底的蚀刻以及/或者二氧化硅的蚀刻。

应当了解，可通过图案化及蚀刻该硬掩膜层形成图案化硬掩膜220。该图案化制程可包括光刻，其包括在该硬掩膜层的顶部形成光阻材料层(未显示)。接着，使所沉积的光阻经历辐射图案，并利用传统的光阻显影剂显影所曝光的光阻材料。随后，利用至少一个图案转移蚀刻制程将该图案化光阻材料所提供的图案转移至该硬掩膜层中。

该图案转移蚀刻制程通常为非等向性蚀刻。在特定的实施例中，可使用干式蚀刻制程，例如反应离子蚀刻。在其它实施例中，可使用湿化学蚀刻剂。在另外的实施例中，可使用干式蚀刻与湿式蚀刻的组合。在蚀刻该硬掩膜层以后，该光阻可通过灰化移除或在该蚀刻制程期间消耗。该图案化硬掩膜可被称为鳍片介电覆盖层(cap)。

在图案化该硬掩膜以后，可例如自不会形成鳍片的区域260移除图案化硬掩膜200的选定部分。另外的光阻层(未显示)可施加于该图案化硬掩膜层上方，且可经光刻图案化以形成暴露该图案化硬掩膜的部分的开口。接着，可使用选择性蚀刻移除该图案化硬掩膜的该暴露部分。请参照图2，图案化硬掩膜220包括内鳍片定义特征222以及外鳍片定义特征224。在特定的实施例中，该图案化硬掩膜特征的宽度可在从4至30纳米的范围内变化，例如4、6、8、10、12、15、20或30纳米，包括在任意上述值之间的范围。

请参照图3及图4，通过在图案化硬掩膜220上方沉积共形介电层240并接着等向性蚀刻该共形介电层可形成自对准主动区阻挡掩膜300。如图3中所示，原始沉积的共形介电层240覆盖图案化硬掩膜220的顶部及侧壁表面以及衬底100的暴露顶部表面。

在实施例中，共形介电层240具有几乎100％的阶梯(step)覆盖率。也就是说，共形层的厚度在水平及垂直表面上方基本不变。在实施例中，共形介电层240的厚度为图案化硬掩膜220的两个相邻特征222、224之间的间隙270的宽度的至少一半，以使该共形层完全填充相邻特征222、224之间的间隙270，也就是，该共形层在相邻特征之间夹止，而没有空洞形成。

应当了解，可使用等向性蚀刻自阻挡掩膜300上方及之间的水平表面移除共形层240的部分，而几何效应减缓图案化硬掩膜220的相邻特征之间的有效蚀刻速率。如此，在该等向性蚀刻之后，共形介电层240可填充相邻特征之间的间隙。

在移除该共形介电层的水平部分以后，可延长共形介电层240的蚀刻，从而移除图案化硬掩膜220的外特征224的侧壁上的该共形介电层的垂直部分。这里所使用的“水平”是指沿衬底的主表面的大致方向，“垂直”是通常与其正交的方向。而且，“垂直”与“水平”通常是相对彼此垂直的方向，独立于三维空间中该衬底的取向。在实施例中，自对准主动区阻挡掩膜300可通过共形介电层240的等向性蚀刻例如湿化学蚀刻定义。

例如，共形介电层240可为二氧化硅或低介电常数材料例如氟化二氧化硅，且可例如通过化学气相沉积来沉积。依据各种实施例，共形介电层240完全填充间隙270且可具有5至50纳米的厚度，例如5、10、20、40或50纳米，包括在任意上述值之间的范围。

请参照图5，接着，将阻挡掩膜300中的图案转移至半导体衬底100中。例如，通过使用阻挡掩膜300作为掩膜，可使用湿式蚀刻或反应离子蚀刻(reactiveionetching；rie)来蚀刻半导体衬底100的未被掩蔽的部分。在阻挡掩膜300下面定义衬底100的主动区120。

该半导体衬底的蚀刻形成与阻挡掩膜300中的各开口对应的沟槽160。沟槽160的深度(与将要被定义于主动区120内的鳍片的高度(h)对应)可在从10至120纳米的范围内变化，例如10、20、30、40、50、60、70、80、90、100、110或120纳米，包括在任意上述值之间的范围。沟槽的侧壁可为垂直或相对垂直轴倾斜1至10°的角度，例如、1、2、4、5或10°，包括在任意上述值之间的范围。在特定的实施例中，该半导体衬底的等向性蚀刻允许独立控制该沟槽深度及该沟槽侧壁的锥度。

图6显示在主动区120之间的各沟槽160内沉积并平坦化浅沟槽隔离(sti)层400之后的结构。通过用介电质例如二氧化硅填充沟槽160可形成浅沟槽隔离区。或者，沟槽160可用通过热氧化制程所形成的二氧化硅衬里加衬，并接着用额外的二氧化硅或另一种合适的介电材料填充。例如，在特定的实施例中，在该沟槽底部上及该沟槽侧壁上形成薄的氧化物层，接着在该沟槽中及该阻挡掩膜上方沉积沟槽介电质，以基本填充该沟槽。例如，该沟槽介电质可通过使用teos作为前驱体的化学气相沉积(cvd)或原子层沉积(ald)形成。

一种替代沉积制程使用可流动的氧化物例如基于氢倍半硅氧烷(hydrogensilsequioxane；“hsq”)的可流动的氧化物来填充沟槽160。该hsq可以液态旋涂沉积。在沉积以后，可加热该hsq，从而使其回流并产生基本平坦的上表面。

仍请参照图6，例如通过化学机械抛光自阻挡掩膜300的顶部表面上方可移除该sti材料的多余部分，以形成平坦化结构。“平坦化”是至少采用机械力例如摩擦媒体来产生基本二维的表面的材料移除制程。化学机械抛光(chemicalmechanicalpolishing；cmp)是使用化学反应与机械力两者来移除材料并平坦化表面的材料移除制程。在特定的实施例中，图案化硬掩膜220及/或共形介电层240可充当用以移除多余sti材料的平坦化制程的蚀刻停止。

该填充沟槽横向围绕并定义主动区120的尺寸及位置。在特定的实施例中，填充该沟槽的材料可具有压缩或拉伸应力。

请参照图7，通过凹入蚀刻可将sti层400垂直凹入至阻挡掩膜300的顶部表面与主动区120的顶部表面之间的水平(level)，以暴露阻挡掩膜300内的共形介电层240。该sti层的该凹入蚀刻可采用非等向性蚀刻例如反应离子蚀刻，等向性蚀刻例如湿式蚀刻，或其组合。该凹入蚀刻可相对阻挡掩膜300的材料具有选择性。

在一个实施例中，浅沟槽隔离层400可包括与用以形成共形介电层240的介电材料不同的介电材料。例如，浅沟槽隔离层400可包括二氧化硅，而该共形介电层可包括氮化硅。

请参照图8，接着，使用选择性蚀刻以例如自间隙270内移除共形介电层240，从而暴露图案化硬掩膜220并暴露该主动区内的该半导体衬底。应当了解，接着，利用图案化硬掩膜220作为掩蔽层，通过图案化并蚀刻半导体衬底100(也就是该半导体衬底的顶部)形成鳍片。在上述流程中，在形成该鳍片之前，使用包括图案化硬掩膜220及共形层240的阻挡掩膜300定义浅沟槽隔离层400。

用以形成该鳍片的该蚀刻制程通常为非等向性蚀刻。在特定的实施例中，可使用干式蚀刻制程，例如反应离子蚀刻。在其它实施例中，可使用湿化学蚀刻剂。在另外的实施例中，可使用干式蚀刻与湿式蚀刻的组合。图9显示蚀刻主动区120内的半导体衬底100以形成鳍片140。在各种实施例中，该鳍片与衬底100邻接并被浅沟槽隔离层400横向围绕。鳍片140包括内鳍片142(直接设于内鳍片定义特征222下面)，以及外鳍片144(直接设于外鳍片定义特征224下面)。内鳍片142以最小的鳍片至鳍片间距(d)设置，而相比之下，外鳍片144是半隔离的。

本文中所使用的“鳍片”是指包括一对相对侧壁，例如彼此平行的一对垂直侧壁的连续半导体材料。如本文中所使用的那样，如果存在垂直平面，一表面偏离该平面不超过该表面的三倍均方根粗糙度，则该表面是“垂直的”。

在各种实施例中，鳍片可包括至少一个锥形侧壁，例如以使该鳍片的下部宽于该鳍片的上部。鳍片的相对侧壁可为垂直或者相对垂直轴倾斜1至10°的角度，例如1、2、4、5或10°，包括在任意上述值之间的范围。鳍片的相对侧壁可倾斜相同的相对角度(例如，相对垂直轴倾斜-2°及+2°)或不同的角度(例如，相对垂直轴倾斜0及2°)。

依据各种实施例，针对内鳍片142及外鳍片144两者可实现鳍片轮廓角度控制，其中，在形成沟槽160期间定义外鳍片144的外侧壁，而在自图案化硬掩膜220的图案化转移期间定义外侧壁144的内侧壁以及内鳍片142的相对侧壁。

各多个鳍片140可包括沿长度方向延伸的单晶半导体材料。本文中所使用的“长度方向”是物体沿其延伸最多的水平方向。“宽度方向”(w)是垂直于各鳍片高度(h)及长度方向的水平方向。

各鳍片具有可在从10纳米至120纳米的范围内变化的高度(h)，以及可在从4纳米至30纳米的范围内变化的宽度(w)。也可使用小于或大于上述范围的其它高度及宽度。鳍片140可具有在从1至5的范围内变化的深宽比(h/w)，例如1、1.5、2、3、4或5，包括在任意上述值之间的范围。多个鳍片可具有相同或基本相同的尺寸，也就是高度及/或宽度。本文中所使用的基本相同的尺寸变化小于10％，例如小于5％、2％或1％。

在包括多个鳍片(也就是鳍片阵列)的结构中，各鳍片以15纳米至100纳米的周期或间距(d)与其最近的鳍片隔开，例如15、20、25、30、40、50、75或100纳米，包括在任意上述值之间的范围。这样的多个鳍片通常彼此平行取向并垂直于电路的库逻辑流(librarylogicflow)。

在各种实施例中，各多个半导体鳍片140沿长度方向延伸，具有基本呈矩形的垂直剖面形状。本文中所使用的“基本呈矩形的形状”是指仅由于不超过2纳米的原子级粗糙度而不同于矩形形状的形状。该基本呈矩形的垂直剖面形状是位于包括垂直方向及宽度方向的平面内的形状。

请参照图10，在图案化硬掩膜220、浅沟槽隔离层400上方以及鳍片140的暴露表面上方(也就是，在相邻鳍片140之间)沉积鳍内隔离层500。鳍内隔离层500可包括介电材料例如二氧化硅、氮化硅或氮氧化硅。在各种实施例中，如下面进一步所述，鳍内隔离层500还可包括掺杂物，其可扩散于该鳍片中以形成掺杂鳍片。

如图11中所示，在沉积该鳍内隔离层之后，接着可使用化学机械抛光及/或选择性蚀刻步骤来平坦化该结构，在该示例实施例中，该制程包括移除该图案化硬掩膜。例如，可使用抛光步骤来移除该图案化硬掩膜的一部分，接着执行蚀刻步骤来移除该图案化硬掩膜的剩余部分。随后，请参照图12，凹入蚀刻鳍内隔离层500及浅沟槽隔离层400可暴露鳍片140。可使用该凹入蚀刻的程度来控制该鳍片的暴露高度，以定义finfet装置的沟道长度。

本领域的技术人员将了解，在该鳍片上方可形成包括栅极介电质及栅极导体的栅极堆叠(未显示)，并形成至源/漏区及栅区的合适接触。

在另外的实施例中，并参照图13至图19，通过独立形成并掺杂p型及n型鳍片，可制造p型及n型finfet。通过向本征半导体添加掺杂原子可形成掺杂区。这改变在热平衡下的该本征半导体的电子及空穴(hole)载流子浓度。掺杂区可为p型或n型。

本文中所使用的“p型”是指向本征半导体添加杂质以引起价电子不足。在含硅衬底中，示例p型掺杂物(也就是杂质)包括但不限于硼、铝、钾以及铟。本文中所使用的“n型”是指添加杂质以向本征半导体贡献自由电子。在含硅衬底中，示例n型掺杂物(也就是杂质)包括但不限于锑、砷以及磷。p型掺杂物用以制造pfet，且n型掺杂物用以制造nfet。

在使用阻挡掩膜300定义浅沟槽隔离区400并自该阻挡掩膜结构移除共形介电层240(如关于图1至图8的流程中所示)以后，作为图9中所实现的架构的替代实施例且现在参照图13，可蚀刻衬底100的一部分，以在第一主动区(i)内形成多个鳍片140。也就是说，鳍片形成于第一主动区(i)内，而该衬底的其余部分被光阻或硬掩膜层(未显示)掩蔽，从而鳍片不形成于第二主动区(ii)内。

接着，如图14中所示，在图13的架构上方沉积第一鳍内掺杂层601。第一鳍内掺杂层601可以类似上面关于鳍内隔离层500所述的方式沉积于第一主动区(i)内的相邻鳍片140之间。例如，第一鳍内掺杂层601可包括p型掺杂物，例如硼硅酸盐玻璃(borosilicateglass；bpsg)。

请参照图15，使用等向性蚀刻以部分移除第一鳍内掺杂层601。在各种实施例中，第一鳍内掺杂层601的凹入蚀刻不暴露第一主动区(i)内的鳍片140的侧壁表面。在此类实施例中，例如，凹入的鳍内掺杂层601可与第一主动区(i)内的鳍片140的顶部表面共面。在各种实施例中，凹入第一鳍内掺杂层601以暴露第二主动区(ii)内的主动区120的顶部表面。

在第一主动区内的鳍片之间形成第一鳍内掺杂层以后，图16显示在该半导体衬底的一个或多个第二主动区(ii)内的鳍片形成。鳍片形成于第二主动区(ii)内而第一主动区(i)被光阻或硬掩膜层(未显示)掩蔽。请参照图17，在图16的架构上方(也就是，在第二主动区(ii)内的相邻鳍片140之间)沉积第二鳍内掺杂层602。第二鳍内掺杂层602可包括n型掺杂物，例如磷硅酸盐玻璃(phosphosilicateglass；psg)。

接着，请参照图18，可形成平坦化架构以包括位于该第一主动区(i)内的第一鳍内掺杂层以及位于该第二主动区(ii)内的第二鳍内掺杂层。在所示实施例中，使用cmp步骤形成平坦化架构，在该步骤期间移除该图案化硬掩膜。

随后，请参照图19，凹入蚀刻第一及第二鳍内掺杂层601、602及浅沟槽隔离层400可暴露鳍片140。可使用该凹入蚀刻的程度来控制该鳍片的暴露高度，也就是finfet装置的沟道长度。

在特定的实施例中，可同时执行该第一及第二鳍内掺杂层601、602的该凹入蚀刻。在此类实施例中，第一鳍内掺杂层601的蚀刻速率与第二鳍内掺杂层602的蚀刻速率可相当且第一及第二主动区内的所得沟道长度可相当。或者，第一鳍内掺杂层601的蚀刻速率可不同于第二鳍内掺杂层602的蚀刻速率。相应地，所暴露的鳍片高度以及因此第一及第二主动区内的沟道长度可不同。该第一主动区内的沟道长度可大于该第二主动区内的沟道长度，或反之。

在特定的实施例中，通过使用例如硬掩膜或光阻层(未显示)交替阻挡一个区域内的掺杂层而在未被阻挡区中的暴露掺杂层中执行凹入蚀刻，可连续执行第一鳍内掺杂层601的该凹入蚀刻及第二鳍内掺杂层602的该凹入蚀刻。在这样的方法中，可独立控制该凹入蚀刻以及因此各第一及第二主动区内的沟道长度。

可执行激活退火以激活该鳍片的选择区域内(例如该鳍片的源/漏区内)的掺杂物。例如，可使用驱入退火(例如，600℃至1400℃)，以将掺杂物种类从第一及第二鳍内掺杂层601、602内扩散至相应鳍片140中并生成所需的掺杂物分布。也就是说，包含于第一鳍内掺杂层601中的掺杂物种类可被扩散至第一主动区内的鳍片中，且包含于第二鳍内掺杂层602中的掺杂物种类可被扩散至第二主动区内的鳍片中。

鳍片140内的掺杂物分布可为不变的或变化的。例如，在退火以后，该鳍片内的掺杂物浓度可横向(也就是沿该鳍片的宽度方向)变化，沿该鳍片的中心轴具有最小掺杂物浓度(例如，1x10¹⁹至<5x10²²原子/立方厘米)，并在该鳍片的相对侧壁表面具有最大掺杂物浓度(例如，>1x10¹⁹至5x10²²原子/立方厘米)。在另外的实施例中，该鳍片内的掺杂物浓度可沿该鳍片的长度方向变化。在第一及第二鳍内掺杂层601、602的凹入蚀刻之前或之后可执行激活退火。

除非上下文中另外明确指出，否则本文中所使用的单数形式“一”、“一个”以及“该”包括复数形式。因此，除非上下文中另外明确指出，否则，例如，提到“鳍片”包括具有两个或更多这样的“鳍片”的例子。

除非另外明确指出，否则本文中所阐述的任意方法并不意图被解释为需要以特定顺序执行其步骤。相应地，若方法权利要求没有实际叙述其步骤将要遵循的顺序或者没有在权利要求或说明中另外具体陈述该些步骤限于特定的顺序，则不意图推定任意特定的顺序。在任意一个权利要求中任意叙述的单个或多个特征或态样可与任意其它一个或多个权利要求中的任意其它叙述特征或态样组合或交换。

应当理解，当提到一个元件例如层、区或衬底形成于、沉积于或设于另一个元件“上”或“上方”时，它可直接位于该另一个元件上或者也可存在中间元件。相比之下，当提到一个元件“直接位于另一个元件上”或“直接位于另一个元件上方”时，不存在中间元件。

尽管可通过使用连接词“包括”来揭露特定实施例的各种特征、元件或步骤，但应当理解，其隐含了包括可通过使用连接词“由...组成”或“基本由...组成”说明的那些的替代实施例。因此，例如，包括半导体材料的鳍片的隐含替代实施例包括鳍片基本由半导体材料组成的实施例以及鳍片由半导体材料组成的实施例。

本领域的技术人员将清楚，可对本发明作各种修改及变更而不背离本发明的精神及范围。由于包含本发明的精神及实质的所揭露实施例的修改、组合、子组合及变更可发生于本领域的技术人员，因此，本发明应当被解释为包括所附权利要求及其等同的范围内的全部。