用于FinFET器件的方法和结构与流程

本发明实施例涉及用于finfet器件的方法和结构。

背景技术

半导体集成电路(ic)产业经历了指数增长。ic材料和设计的技术进步产生了一代又一代ic，其中，每一代ic都具有比前一代ic更小且更复杂的电路。在ic发展过程中，功能密度(即，单位芯片面积上互连器件的数量)通常在增加，而几何尺寸(即，可使用制造工艺创建的最小组件(或线))却已减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小工艺还增大了处理和制造ic的复杂度。

例如，与传统的平面fet相比，由于其覆盖区小且具有高驱动电流，诸如鳍式场效应晶体管(finfet)的场效应晶体管(fet)已经得到发展。在一种方法中，在块状衬底上形成finfet以减小制造成本。然而，典型的块状finfet遭受穿透问题，其中，泄漏电流可以在不受栅极控制的区域中流动。为了克服穿透问题，传统的方法将掺杂剂杂质注入鳍沟道和块状衬底之间的区域中。后续工艺步骤中的热处理可能导致注入的掺杂剂杂质的扩散。这些方法不可避免地将掺杂剂杂质引入到整个鳍内，从而不利地降低它的载流子迁移率。此外，掺杂剂杂质注入还可能不利地影响鳍的沟道应变。因此，虽然传统的穿透减轻方法一般来说足以达到预期的目的，但是还没有在各个方面都完全令人满意。

技术实现要素：

根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：接收半导体衬底和从所述半导体衬底延伸的鳍；形成共形地覆盖所述鳍的多个介电层，所述多个介电层包括具有第一类型的净固定电荷的第一带电介电层和具有第二类型的净固定电荷的第二带电介电层，所述第二类型的电荷与所述第一类型的电荷相反，所述第一类型的电荷具有第一表层密度，并且所述第二类型的电荷具有第二表层密度，所述第一带电介电层插接在所述鳍和所述第二带电介电层之间；图案化所述多个介电层，从而暴露所述鳍的第一部分，其中，所述鳍的第二部分被所述第一带电介电层的至少部分围绕；以及形成与所述鳍的第一部分接合的栅极结构。

根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底包括从所述衬底延伸的第一鳍和第二鳍；沉积包括第一类型的净电荷的第一介电层，所述第一介电层覆盖所述第一鳍和所述第二鳍；蚀刻所述第一介电层的部分，从而暴露所述第二鳍；沉积包括第二类型的净电荷的第二介电层，其中，所述第二类型的净电荷与所述第一类型的净电荷相反，所述第二介电层覆盖所述第二鳍；形成覆盖所述第一介电层和所述第二介电层的隔离部件；以及凹进所述隔离部件以及所述第一介电层和所述第二介电层，从而露出所述第一鳍的第一部分和所述第二鳍的第一部分。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；第一鳍，从所述衬底延伸，其中，所述第一鳍的第一部分位于所述隔离结构之上，并且所述第一鳍的第二部分被所述隔离结构围绕；第一介电层，位于所述隔离结构和所述第一鳍的第二部分之间，其中，所述第一介电层包括第一类型的固定电荷；第二鳍，从所述衬底延伸，其中，所述第二鳍的第一部分位于所述隔离结构之上，并且所述第二鳍的第二部分被所述隔离结构围绕；以及第二介电层，位于所述隔离结构和所述第二鳍的第二部分之间，其中，所述第二介电层包括第二类型的固定电荷，其中，第一类型的电荷与第二类型的电荷相反。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1a、图1b和图1c示出根据一些实施例的半导体器件的截面图。

图2示出根据本发明的各个方面制造半导体器件的方法的流程图。

图3a、图3b、图3c、图3d、图3e、图3f、图3g和图3h是根据一些实施例的根据图2的方法形成半导体器件的截面图。

图4示出根据本发明的各个方面制造半导体器件的另一方法的流程图。

图5a、图5b、图5c、图5d、图5e和图5f是根据一些实施例的根据图4的方法形成半导体器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

本发明通常涉及半导体器件，并且更具体地涉及具有诸如鳍式场效应晶体管(finfet)的场效应晶体管(fet)的半导体器件。本发明的目的是提供用于半导体器件的方法和结构，该方法和结构有效地克服了fet中的穿透问题，同时提供优异的载流子迁移率和较高的短沟道效应控制。

图1a、图1b和图1c示出根据本发明的各个方面构造的半导体器件100(例如，器件100a、100b和100c)的不同实施例的截面图。如将示出的，器件100示出位于衬底的一个区域中的n型finfet和p型finfet。这提供用于简化和易于理解的目的并且不必将实施例限制于任何数量的器件、任何数量的区域或区域的任何配置。此外，finfet器件100可以是在集成电路(ic)或其部分的处理期间制造的中间器件，该中间器件可以包括静态随机存取存储器(sram)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，以及诸如p型fet、n型fet、双栅极fet、三栅极fet、finfet、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。

参考图1a，器件100a包括衬底102和位于衬底102上方的隔离结构106。在本实施例中，器件100a包括形成在衬底102上方的n型finfet120a和p型finfet120b。finfet120a和120b具有类似的结构并且将在下文中共同地进行描述。finfet120a(120b)包括从衬底102穿过隔离结构106向上突出的鳍104a(104b)。finfet120a(120b)还包括位于隔离结构106上方并且在鳍的三侧(顶面和侧壁)上与鳍104a(104b)接合的栅极结构110a(110b)。在一些实施例中，栅极结构110a(110b)可以仅在两侧(例如，仅在鳍的侧壁)上与相应的鳍接合。finfet120a(120b)还包括位于鳍104a(104b)和隔离结构106之间的具有净固定电荷的介电层108a(108b)。器件100a的各个元件将在下面的部分中进一步描述。

在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括：诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或它们的组合。

隔离结构106可以由氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(sti)部件。其他隔离结构是可能的。隔离结构106可包括多层结构，例如，具有一个或多个热氧化物衬垫层。

在各个实施例中，每个栅极结构110a和110b均包括栅极堆叠件。每个栅极堆叠件可以包括介电层和位于栅极介电层上的栅电极层。栅极介电层包括诸如氧化硅、氧化锗、高k介电材料层或它们的组合的介电材料。在另一实施例中，栅极介电层包括界面层(诸如氧化硅层或氧化锗层)和位于界面层上的高k介电材料层。栅电极层包括诸如掺杂的多晶硅(多晶硅)、金属、金属合金或它们的组合的导电材料层。栅极堆叠件可以通过以下步骤形成，包括：形成栅极介电层，在栅极介电层上形成栅电极层，以及图案化栅电极层和栅极介电层。形成栅极堆叠件可以进一步包括栅极替换步骤以用高k电介质和金属替换先前形成的栅极堆叠件。栅极替换可以包括后栅极操作或后高k操作，其中在之后的制造阶段中替换栅极电介质和栅电极。栅极堆叠件的各个其他实施例是可能的。栅极结构110a和110b中的每个还可以包括通过包括沉积和各向异性蚀刻的步骤在栅极堆叠件的侧壁上形成的栅极间隔件。

栅极结构110a(110b)与鳍104a(104b)的位于隔离结构106之上的部分接合，这限定了位于栅极结构110a(110b)下方的沟道区。在finfet120a(120b)的示例性操作模式中，通过施加电压，电流可以在栅极结构110a(110b)的控制下穿过沟道区在两个源极/漏极区(未示出)之间流动。

在本实施例中，通过包括光刻和蚀刻在内的各个工艺形成鳍104a和104b。将鳍104a(104b)分成至少两个垂直部分(或区段)，一个位于隔离结构106之上，并且另一个由介电层108a(108b)和隔离结构106围绕。在各个实施例中，仅有位于隔离结构106之上的鳍部分是在相应的栅极结构110a和110b的直接控制下。鳍的由隔离结构106和其下的衬底102的部分围绕的下部不在栅极结构110a和110b的直接控制下，栅极结构110a和110b限定相应finfet的亚鳍区。在传统的finfet中，电流可以在亚鳍区中流动而不受栅极的直接控制，从而导致穿透。这是不期望的。finfet120a和120b克服了这种问题。

仍参考图1a，介电层108a(108b)位于隔离结构106和鳍104a(104b)之间。介电层108a(108b)与鳍104a(104b)的轮廓共形，因此还称为衬垫膜108a(108b)。衬垫膜108a(108b)包括净固定电荷。在本实施例中，finfet120a是具有p型掺杂沟道区的n型finfet，并且衬垫膜108a包括净固定负电荷。衬垫膜108a中的表层电荷载流子密度足够高，以排斥电子流入亚鳍区，从而阻止在亚鳍区之间的穿透电流。在进一步的实施例中，衬垫膜108a是氧化铝(alox)介电层，其中，该衬垫膜108a具有约2×10¹¹/cm²至约1×10¹³/cm²的固定负电荷表层密度。在各个实施例中，衬垫膜108a具有约1nm至约5nm的厚度。

在本实施例中，finfet120b是具有n型掺杂沟道区的p型finfet，并且衬垫膜108b包括净固定正电荷。衬垫膜108b中的表层电荷载流子密度足够高，以排斥空穴流入亚鳍区，从而阻止在亚鳍区之间的穿透电流。在进一步的实施例中，衬垫膜108b是氮化硅(sinx)介电层，其中，衬垫膜108b具有约2×10¹¹/cm²至约1×10¹³/cm²的固定正电荷表层密度。衬垫膜108b具有约1nm至约5nm的厚度。在各个实施例中，衬垫膜108a和108b中的表层电荷载流子密度是不同的。例如，具有固定正电荷的衬垫膜比具有固定负电荷的衬垫膜具有更少的表层电荷载流子密度，反之亦然，稍后将进一步详细描述。

图1b和图1c示出在一些其他实施例中的半导体器件100的截面图。这些其他实施例类似于半导体器件100a。因此，重复器件100a的参考标号，以分别示出器件100b和100c中的相同或类似的部件。此外，为了简明，通过参考对器件100a的描述，缩减或省略对相同或类似部件的一些描述。

如图1b所示，衬垫膜108b延伸到finfet120a并覆盖衬垫膜108a。在本实施例中，finfet120a是具有p型掺杂沟道区的n型finfet，并且衬垫膜108a包括净固定负电荷，而finfet120b是具有n型掺杂沟道的p型finfet，并且衬垫膜108b包括净固定正电荷。衬垫膜108a具有比衬垫膜108b足够高的表层电荷载流子密度。结果，被认为是一个整体的衬垫膜108a和108b仍显示为在finfet120a的亚鳍区中携带净固定负电荷，该净固定负电荷仍然足够高，以排斥电子流入亚鳍区。在进一步的实施例中，衬垫膜108a是氧化铝(alox)膜，并且衬垫膜108b是氮化硅(sinx)膜。因此，按照逐渐远离鳍104a的次序而言，鳍104a的底部被氧化铝膜、氮化硅膜和隔离结构106围绕。在其他实施例中，finfet120a是p型finfet，并且衬垫膜108a包括净固定正电荷，而finfet120b是n型finfet，并且衬垫膜108b包括净固定负电荷。在这种情况下，介电层108a具有比介电层108b足够高的表层电荷载流子密度，以允许被认为是一个整体的介电层108a和108b仍然显示为在finfet120a的亚鳍区中携带有净固定正电荷，以排斥空穴流入亚鳍区。在又一其他实施例，按照逐渐远离鳍104a的次序而言，鳍104a的底部被氮化硅膜、氧化铝膜和sti部件围绕。

如图1c所示，鳍104a的底部被衬垫膜108a和108b以及位于衬垫膜108a和108b之间的介电间隔件层108c围绕。衬垫膜108b包括与衬垫膜108a中的固定电荷相反的净固定电荷。介电间隔件层108c本身不具有净固定电荷，被认为是电中性的。介电间隔件层108c用作间隔件以扩大衬垫膜108b和鳍104a之间的距离，减弱鳍104a的亚鳍区内的来自衬垫膜108b的净固定电荷的电场强度。因此，即使衬垫膜108a的表层电荷载流子密度可能不比衬垫膜108b高很多，或者甚至相当于或略小于鳍104a的亚鳍区内的来自衬垫膜108a和108b的组合电场，鳍104a的亚鳍区内的组合电场仍然显示为与来自衬垫膜108a的独立电场相同的类型，从而排斥电荷流入亚鳍区。介电间隔件层108c与衬垫膜108a共形，并且还称为间隔件膜108c。间隔件膜108c可以包括氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)或它们的组合。间隔件膜108c可以具有约0.5nm至约2nm的厚度。在一些实施例中，借助间隔件膜108c的额外厚度，衬垫膜108a和间隔件膜108c的堆叠件比衬垫膜108b更厚。在本实施例中，finfet120a是n型finfet，并且衬垫膜108a包括净固定负电荷，而finfet120b是p型finfet，并且衬垫膜108b包括净固定正电荷。在进一步的实施例中，衬垫膜108a是氧化铝膜，衬垫膜108b是氮化硅膜，并且间隔件膜108c是氮氧化硅膜。因此，按照逐渐远离鳍104a的次序而言，鳍104a的底部被氧化铝膜、氮氧化硅膜、氮化硅膜以及隔离结构106围绕。在其他实施例中，finfet120a是p型finfet，并且衬垫膜108a包括净固定正电荷，而finfet120b是n型finfet，并且衬垫膜108b包括净固定负电荷。在又一其他实施例，按照逐渐远离鳍104a的次序而言，鳍104a的底部被氮化硅膜、氮氧化硅膜、氧化铝膜和sti部件围绕。

在器件100a、100b、100c和100d的各个实施例中，鳍104a和104b大致不含掺杂剂杂质。结果，有利地保持了各个鳍部分中的载流子迁移率和适当的沟道应力(压缩或拉伸)。这大大地提高了finfet120a和120b的电性能。下文将参考图2，并结合图3a-图3h描述形成器件100的方法，其中，图3a-图3h示出在制造的各个阶段处的半导体器件100的截面图。

现在参考图2，示出根据本发明的各个方面描述形成诸如图1a和图1b的半导体器件100的半导体器件的方法200的流程图。方法200仅是实例，并且不旨在将本发明限制为超出权利要求中所明确列举的。可以在方法200之前、期间和之后提供附加的操作，并且对于方法的额外的实施例，可以代替、消除或重排所描述的一些操作。

在操作202处，方法200(图2)接收衬底102，其中，衬底102具有形成在其中和/或其上的各个结构。参考图3a，器件100包括衬底102，其中，衬底102具有从衬底102向上突出的两个鳍104a和104b。两个鳍104a和104b位于器件100的两个区域中，其中，在这两个区域中将形成两个finfet120a和120b。在实施例中，使用包括光刻和蚀刻工艺的合适的工艺制造这两个鳍104a和104b。光刻工艺可以包括：在衬底102上方形成光刻胶(或抗蚀剂)层，将光刻胶暴露于图案，实施曝光后烘烤工艺，以及显影光刻胶以形成光刻胶图案。然后，光刻胶图案用于蚀刻硬掩模层以形成图案化的硬掩模。后续地，使用图案化的硬掩模作为蚀刻掩模蚀刻衬底102，将鳍104a和104b留在衬底102上。还可以通过先进的间距分隔技术(诸如侧壁图像转印或双侧壁图像转印)来制造鳍104a和104b，以实现高图案密度。各个蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其他合适的工艺。

在操作204处，方法200(图2)形成具有净固定电荷的介电层(或衬垫膜)108a。仍然参考图3a，衬垫膜108a作为毯式材料层共形地沉积在器件100上，且位于衬底102的顶面、鳍104a和104b的侧壁和顶面上方。在实施例中，finfet120a是p型finfet，并且衬垫膜108a包括净固定正电荷。在本实施例中，finfet120a是n型finfet，并且衬垫膜108a是含有固定负电荷的氧化铝层。在一个实施例中，使用原子层沉积(ald)、化学汽相沉积(cvd)或其他合适的方法沉积氧化铝层，并且该氧化铝层可以具有约几纳米(例如，从约1nm至约5nm的范围内)的厚度。在使用ald方法的实例中，在ald工艺的第一个半周期中使用三甲基铝(al(ch3)3)作为铝前体。在第二个半周期期间，使用h2o或o2等离子体。在从约100mtorr至约300mtorr的操作压力下，使用从约50摄氏度至约400摄氏度的范围内的衬底温度来沉积膜。在另一实施例中，通过等离子体增强化学汽相沉积(pecvd)工艺来沉积氧化铝层。pecvd工艺使用连续的o2/ar等离子体和作为铝前体的三甲基铝，并使用从约50摄氏度至约300摄氏度的范围内的沉积温度。与ald方法不同，pecvd的沉积速率随着将三甲基铝流引入反应器而扩大。退火可以按照例如在约400摄氏度下在n2中进行10分钟的pecvd工艺。

在沉积氧化铝层期间，氧化铝块中的电离点缺陷提供负电荷陷阱。将铝和氧空位、间隙和悬空键引入受体样缺陷水平。缺陷可以在靠近alox价带的深受体样水平中捕获电子，并且因此用作固定负电荷的中心。此外，带负电荷的四面体alo4也可能对固定负电荷有贡献。设计和调整沉积条件和膜厚度以实现预期的表层载流子密度。在一些实施例中，衬垫膜108a具有约2×10¹¹/cm²至1×10¹³/cm²的表层电荷载流子密度。在各个实施例中，衬垫膜108a具有约1nm至约5nm的厚度。

在操作206处，方法200(图2)去除衬垫膜108a的部分以暴露鳍104b(图3b)。在一些实施例中，在形成毯式材料层108a之后，实施蚀刻工艺以从鳍104b的侧壁和顶面部分地去除毯式材料。覆盖鳍104a的毯式材料大致保留。由于不同的材料组成，衬垫膜108a表现出对鳍104b的蚀刻选择性。在实施例中，操作206利用蚀刻剂使用蚀刻工艺来选择性地去除衬垫膜108a，同时基本上不蚀刻鳍104b。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其他合适的蚀刻技术。

在操作208处，方法200(图2)形成具有与介电层108a中的固定电荷相反的净固定电荷的介电层104b。参考图3c，衬垫膜108b作为毯式材料层共形地沉积在器件100上，并且位于finfet120a区中的衬垫膜108a以及finfet120b区中的鳍104b的侧壁和顶面上方。在实施例中，finfet120b是n型finfet，并且衬垫膜109b包括净固定负电荷。在本实施例中，finfet120b是p型finfet，并且衬垫膜108b是含有固定正电荷的氮化硅层。例如，可以使用大气压化学汽相沉积(apcvd)、pecvd、ald或其他合适的方法沉积氮化硅层，并且氮化硅层可以具有约几纳米(例如，从约1nm至约5nm的范围)的厚度。在一个实施例中，通过pecvd工艺沉积氮化硅层。沉积功率在从约5w至约30w的范围内，沉积温度在从约300摄氏度至900摄氏度的范围内，沉积压力在从约500mtorr至1200mtorr的范围内。使用硅烷(sih4，在ar中占10％)和氨(nh3)作为工艺气体，并且可以将气体比例调整为工艺参数以调整净固定正电荷浓度。在实例中，nh3/sih4气体流速在约30/300sccm至约100/30sccm的范围内。在另一实施例中，通过使用氯硅烷作为硅源并且使用氨作为氮源的ald工艺沉积氮化硅层。沉积温度在从约300摄氏度至约600摄氏度的范围内。固定正电荷来自氮化硅中的具有三个氮原子(+si≡n)的硅悬空键，也称为k+中心。在一些实施例中，衬垫膜108b具有约2×10¹¹/cm²至1×10¹³/cm²的表层电荷载流子密度。上述沉积条件和沉积后处理可以调整表层电荷载流子密度。

在操作210处，方法200(图2)去除衬垫膜108b的部分以暴露衬垫膜108a(图3d)。由于不同的材料组成，衬垫膜108a表现出相对衬垫膜108b的蚀刻选择性。在实施例中，操作210使用利用蚀刻剂以选择性地去除衬垫膜108b而基本上保留衬垫膜108a的蚀刻工艺。操作210可以使用干蚀刻、湿蚀刻或其他合适的蚀刻工艺。例如，干蚀刻工艺可以实施为利用含氧气体、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体、其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(dhf)；氢氧化钾(koh)溶液；氨水；包括氢氟酸(hf)、硝酸(hno3)和/或醋酸(ch3cooh)的溶液；或其他合适的湿蚀刻剂。操作210是可选的。在一些实施例中，即使两个不同的层108a和108b中的电荷相反，当衬垫膜108a具有比衬垫膜108b更高的表层电荷载流子密度时，鳍104a的侧壁上的净固定电荷仍然显示为与衬垫膜108a相同的导电类型。如果净固定电荷密度足够高以排斥电荷流入亚鳍区，则可以跳过操作210，因此方法200可以可选地从操作208进行至操作212。

在操作212处，方法200(图2)形成覆盖器件100的隔离部件106。为了简明，操作210之后的器件100表示为器件100a(图3e)，以及跳过操作210的器件100表示为器件100b(图3f)。隔离部件106可以通过沉积氧化化合物、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的绝缘材料来形成。隔离结构106可以是浅沟槽隔离(sti)部件。在沉积隔离材料之后，实施诸如化学机械平坦化(cmp)工艺的抛光操作，以去除隔离部件106的多余部分，从而平坦化器件100的顶面。

在操作214处，方法200(图2)使隔离部件106以及衬垫膜108a和108b凹进以暴露鳍104a和104b的顶部，如图3g和图3h所示。作为操作214的结果，鳍104a和104b的顶部突出在隔离部件106之上，而鳍104a和104b的底部仍被带电衬垫膜108a和108b以及隔离部件106围绕。根据隔离部件和衬垫膜的组成，可以通过在单个蚀刻步骤中或在单独的蚀刻步骤中进行蚀刻来凹进隔离部件106以及衬垫膜108a和108b。可以使用包括干蚀刻、湿蚀刻、rie和/或其他蚀刻方法的任何合适的蚀刻技术来凹进隔离部件106以及衬垫膜108a和108b。可以调整各个蚀刻参数以用于选择性地蚀刻，蚀刻参数诸如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源极功率、rf偏置电压、rf偏置功率、蚀刻剂流量、其他合适的蚀刻参数或它们的组合。

在操作216处，方法200(图2)实施进一步的工艺以完成制造finfet120a和120b。在实施例中，操作216使用“先栅极”或“后栅极”工艺形成栅极结构110a和110b(图1a和图1b)。此外，操作216可以在源极/漏极区中形成外延源极/漏极部件，并且可以在隔离结构106、鳍104a和104b以及栅极结构110a和110b上方形成层间介电(ild)层。此外，操作216可以形成诸如接触件、通孔和互连件的各个导电部件以将finfet120a和120b连接至器件100的其他部分，从而形成完整的集成电路。

图4示出根据本发明的各个方面的形成诸如图1c所述的半导体器件100的半导体器件的另一方法400的流程图。在各个操作中，方法400类似于方法200。因此，重复方法200中的操作的参考标号，以示出器件400中相同或类似的操作，诸如操作202、204、208、212和216。方法400仅是实例，并且不旨在将本发明限制为超出权利要求中所明确列举的。可以在方法400之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换、消除或重排所描述的一些操作。下面结合图5a-图5f描述方法400，其中，图5a-图5f示出半导体器件100在制造的各个阶段处的截面图。此外，为了简明，通过参考方法200的描述来缩减或省略方法400中的操作的一些描述。

在操作202处，方法400(图4)接收器件100。器件100包括衬底102和两个鳍104a和104b。这些部件与图3a中的那些部件相同或类似。在操作204处，方法400(图4)在器件100上方共形地形成具有净固定电荷的衬垫膜104a(图5a)。根据要形成的finfet120a的类型，衬垫膜104a可以具有用于p型finfet的固定正电荷(例如，氮化硅膜)，或者可以具有用于n型finfet的固定负电荷(例如，氧化铝膜)。在本实施例中，finfet120a是n型finfet，并且可以通过在诸如ald或pecvd的合适工艺中沉积氧化铝来形成衬垫膜108a。在各个实施例中，衬垫膜108a具有约1nm至约5nm的厚度。

在操作205处，方法400(图4)将介电间隔件层108c共形地沉积在器件100上方作为毯式材料层(图5b)。介电间隔件层108c本身不具有净固定电荷，被认为是电中性的。介电间隔件层108c用作间隔件，以增加要在介电间隔件层108c之上形成的衬垫膜108b至亚鳍区的距离，从而削弱来自衬垫膜108b中的固定电荷的电场强度。为了简明，介电间隔件层108c还指间隔件膜108c。间隔件膜108c可以包括氮氧化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(siocn)或它们的组合。可以通过pecvd、ald或其他合适的工艺来形成间隔件膜108c。间隔件膜108c可以具有约0.5nm至约2nm的厚度。

在操作206a处，方法400(图4)蚀刻衬垫膜108a和间隔件膜108c的部分以暴露鳍104b(图5c)。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其他合适的蚀刻技术。

在操作208处，方法400(图4)在器件上方共性地形成衬垫膜108b，该衬垫膜具有与介电层108a中的固定电荷相反的净固定电荷。如图5d所示，衬垫膜108b作为毯式材料层沉积在器件100上方，覆盖间隔件膜108c和鳍104b。在本实施例中，finfet120b是p型finfet，并且可以通过在诸如ald或pecvd的合适的工艺中沉积氮化硅来形成衬垫膜108b。在各个实施例中，衬垫膜108b具有约1nm至约5nm的厚度。即使两个不同的衬垫膜108a和108b中的固定电荷相反，间隔件膜108c也会降低鳍104a中的来自衬垫膜108b中的固定电荷的电场强度，从而鳍104a内的组合电场仍然显示为与来自衬垫膜108a的独立电场相同的类型。在一些实施例中，衬垫膜108a具有比衬垫膜108b更高的表层电荷载流子密度。在一些实施例中，在存在间隔件膜108c的情况下，衬垫膜108a可以具有与衬垫膜108b相当的或甚至略小的表层电荷载流子密度。

在一些实施例中，finfet120a是p型finfet，并且finfet120b是n型finfet。因此，衬垫膜108a和108b分别包括净固定正电荷和净固定负电荷。在又一实施例中，衬垫膜108a包括氮化硅，并且衬垫膜108b包括氧化铝。

在操作212处，方法400(图4)形成覆盖器件100的隔离部件106。为了简明，具有沉积的间隔件膜108c的器件100表示为器件100c(图5e)。在操作214a处，如图5f所示，方法400(图4)使隔离部件106、衬垫膜108a和108b以及间隔件膜108c凹进，以暴露鳍104a和104b的顶部。在操作216处，方法400(图4)实施进一步的工艺以完成用于器件100c的finfet120a和100b的制造。

虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例为块状finfet提供了结构和方法，其中，该块状finfet具有位于沟道鳍下方的穿透阻挡件。使用介电衬垫膜中的固定电荷形成穿透阻挡件，其中，该穿透阻挡件可以保持沟道鳍中的纯度。特别地，在n型fet中使用带负电荷的介电衬垫膜以排斥电子在亚鳍区中流动，并且在p型fet中使用带正电荷的介电衬垫膜以排斥空穴在亚鳍区中流动。通过调整沉积条件或进行沉积后处理可以灵活调整介电衬垫膜中的固定电荷密度。可以以低复杂度和低制造成本来实施本发明的各个实施例。

在一个示例性方面中，本发明涉及一种方法。该方法包括接收半导体衬底和从半导体衬底延伸的鳍；形成共形地覆盖鳍的多个介电层，该多个介电层包括具有第一类型的净固定电荷的第一带电介电层和具有第二类型的净固定电荷的第二带电介电层，第二类型的电荷与第一类型的电荷相反，第一类型的电荷具有第一表层密度，并且第二类型的电荷具有第二表层密度，第一带电介电层插接在鳍和第二带电介电层之间。该方法还包括图案化多个介电层，从而暴露鳍的第一部分，其中，鳍的第二部分被第一带电介电层的至少部分围绕；以及形成接合鳍的第一部分的栅极结构。

在另一示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括接收衬底，其中，该衬底包括从衬底延伸的第一鳍和第二鳍；沉积包括第一类型的净电荷的第一介电层，第一介电层覆盖第一鳍和第二鳍；并且蚀刻第一介电层的部分，从而暴露第二鳍。该方法还包括沉积第二介电层，其中，该第二介电层包括与第一类型的净电荷相反的第二类型的净电荷，第二介电层覆盖第二鳍；形成覆盖第一介电层和第二介电层的隔离部件；以及凹进隔离部件以及第一介电层和第二介电层，从而露出第一鳍的第一部分和第二鳍的第一部分。

在另一示例性方面中，本发明涉及一种半导体器件。半导体器件包括衬底；位于衬底上方的隔离结构；从衬底延伸的第一鳍，其中，第一鳍的第一部分位于隔离结构之上，并且第一鳍的第二部分被隔离结构围绕；以及位于隔离结构和第一鳍的第二部分之间的第一介电层，其中，第一介电层包括第一类型的固定电荷。半导体器件还包括从衬底延伸的第二鳍，其中，第二鳍的第一部分位于隔离结构之上，并且第二鳍的第二部分被隔离结构围绕；以及位于隔离结构和第二鳍的第二部分之间的第二介电层，其中，第二介电层包括第二类型的固定电荷，其中，第一类型的电荷与第二类型的电荷相反。

根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：接收半导体衬底和从所述半导体衬底延伸的鳍；形成共形地覆盖所述鳍的多个介电层，所述多个介电层包括具有第一类型的净固定电荷的第一带电介电层和具有第二类型的净固定电荷的第二带电介电层，所述第二类型的电荷与所述第一类型的电荷相反，所述第一类型的电荷具有第一表层密度，并且所述第二类型的电荷具有第二表层密度，所述第一带电介电层插接在所述鳍和所述第二带电介电层之间；图案化所述多个介电层，从而暴露所述鳍的第一部分，其中，所述鳍的第二部分被所述第一带电介电层的至少部分围绕；以及形成与所述鳍的第一部分接合的栅极结构。

在上述方法中，所述第一表层密度高于所述第二表层密度；以及图案化所述多个介电层包括：形成覆盖所述第二带电介电层并与所述第二带电介电层直接接触的隔离部件；以及凹进所述隔离部件以及所述第一带电介电层和所述第二带电介电层以暴露所述鳍的第一部分。

在上述方法中，所述第一表层密度低于所述第二表层密度；以及图案化所述多个介电层包括：去除所述第二带电介电层；形成覆盖所述第一带电介电层并与所述第一带电介电层直接接触的隔离部件；以及凹进所述隔离部件以及所述第一带电介电层以暴露所述鳍的第一部分。

在上述方法中，所述鳍的第一部分为n型场效应晶体管提供沟道；所述第一类型的电荷是负电荷；以及所述第二类型的电荷是正电荷。

在上述方法中，所述第一带电介电层包括氧化铝，并且所述第二带电介电层包括氮化硅。

在上述方法中，所述第一表层密度在2×10¹¹/cm²至1×10¹³/cm²的范围内；以及所述第二表层密度在2×10¹¹/cm²至1×10¹³/cm²的范围内。

在上述方法中，所述多个介电层还包括与所述鳍共形的间隔件层，所述间隔件层插接在所述第一带电介电层和所述第二带电介电层之间，所述间隔件层是电中性的。

在上述方法中，所述间隔件层包括选自氮氧化硅、碳氮化硅、碳氮氧化硅及它们的组合的组分。

在上述方法中，图案化所述多个介电层包括：形成覆盖所述第二带电介电层并与所述第二带电介电层直接接触的隔离部件；以及凹进所述隔离部件、所述第一带电介电层和所述第二带电介电层以及所述间隔件层以暴露所述鳍的第一部分。

在上述方法中，形成所述多个介电层包括实施原子层沉积(ald)工艺。

根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底包括从所述衬底延伸的第一鳍和第二鳍；沉积包括第一类型的净电荷的第一介电层，所述第一介电层覆盖所述第一鳍和所述第二鳍；蚀刻所述第一介电层的部分，从而暴露所述第二鳍；沉积包括第二类型的净电荷的第二介电层，其中，所述第二类型的净电荷与所述第一类型的净电荷相反，所述第二介电层覆盖所述第二鳍；形成覆盖所述第一介电层和所述第二介电层的隔离部件；以及凹进所述隔离部件以及所述第一介电层和所述第二介电层，从而露出所述第一鳍的第一部分和所述第二鳍的第一部分。

在上述方法中，所述第二介电层覆盖所述第一鳍和所述第二鳍两者，并且其中，所述第一介电层具有比所述第二介电层更高的表层电荷载流子密度。

在上述方法中，所述第一鳍的第一部分为n型场效应晶体管提供沟道，并且所述第一类型的电荷是负电荷；以及所述第二鳍的第一部分为p型场效应晶体管提供沟道，并且所述第二类型的电荷是正电荷。

在上述方法中，所述第一介电层包括氧化铝；以及所述第二介电层包括氮化硅。

在上述方法中，通过原子层沉积(ald)来沉积所述第一介电层和所述第二介电层。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；第一鳍，从所述衬底延伸，其中，所述第一鳍的第一部分位于所述隔离结构之上，并且所述第一鳍的第二部分被所述隔离结构围绕；第一介电层，位于所述隔离结构和所述第一鳍的第二部分之间，其中，所述第一介电层包括第一类型的固定电荷；第二鳍，从所述衬底延伸，其中，所述第二鳍的第一部分位于所述隔离结构之上，并且所述第二鳍的第二部分被所述隔离结构围绕；以及第二介电层，位于所述隔离结构和所述第二鳍的第二部分之间，其中，所述第二介电层包括第二类型的固定电荷，其中，第一类型的电荷与第二类型的电荷相反。

在上述半导体器件中，所述第一鳍的第一部分包括用于n型场效应晶体管的p型掺杂沟道，并且所述第一类型的电荷是负电荷；以及所述第二鳍的第一部分包括用于p型场效应晶体管的n型掺杂沟道，并且所述第二类型的电荷是正电荷。

在上述半导体器件中，所述第一介电层包括氧化铝；以及所述第二介电层包括氮化硅。

在上述半导体器件中，所述第一介电层的表层电荷载流子密度在2×10¹¹/cm²至1×10¹³/cm²的范围内；以及所述第二介电层的表层电荷载流子密度在2×10¹¹/cm²至1×10¹³/cm²的范围内。

在上述半导体器件中，所述隔离结构是浅沟槽隔离(sti)部件。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。