一种P型隧穿场效应晶体管及其制作方法与流程

本发明涉及集半导体技术领域，尤其涉及一种p型隧穿场效应晶体管及其制作方法。

背景技术

在现有技术中，cmos技术的发展一直遵循着摩尔定律，尺寸不断按比例缩小，集成度不断提高，成本不断下降，集成电路的性能不断提升，但cmos器件尺寸的不断减小也带来了一系列问题，首当其冲的就是能耗问题。由于电源电压减小的速度远小于器件尺寸缩小的速度，因此能耗密度必然大幅增加，当芯片的能耗密度大于100w/cm²时，这种产品就基本失去了实用价值，所以这种经典的摩尔定律是难以无限持续的，必将会遇到能耗的极限瓶颈。

解决能耗问题的一种方法就是降低器件亚阈值摆幅，从而在保证开态电流ion的同时能够降低关断电流ioff。而cmos器件的亚阈值摆幅存在一个极限值60mv/dec，要突破此极限的限制，就必须抛弃传统的漂移扩散机理，而隧穿晶体管(tunnelfield～effecttransistor，tfet)器件的工作则以载流子的量子隧穿效应为基础，其理论上可以实现超陡亚阈值斜率，tfet器件在低功耗应用领域的优势也逐渐显现，已经成为后摩尔时代一种极具发展潜力的新原理器件。然而，对于现有技术中的p型tfet器件，存在泄漏电流大的技术问题。

技术实现要素：

本申请实施例通过提供一种能有效降低泄露电流的p型隧穿场效应晶体管及其制作方法。

第一方面，本实施例提供一种p型隧穿场效应晶体管，包括：

半导体衬底；

沟道区，形成于所述半导体衬底上；

n型源区，形成于所述半导体衬底上，位于所述沟道区的第一侧，所述n型源区具有n⁺型掺杂；

p型漏区，形成于所述半导体衬底上，位于所述沟道区中与所述第一侧相对的第二侧，所述p型漏区具有p⁺型掺杂；

栅极，设置在所述沟道区的第三侧，所述栅极与所述沟道区间设置有栅氧层；

隔离区，设置在所述沟道区与所述p型漏区间的漏体结所在区域处，所述隔离区填充有预设隔离氧化物，所述隔离区与所述栅氧层交叠，所述隔离区用于隔离所述p型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿。

可选的，所述预设隔离氧化物包括二氧化硅和/或氧化铝。

可选的，所述沟道区具有p^-型掺杂或n^-型掺杂，掺杂的浓度范围为e¹⁵/cm³～e¹⁷/cm³。

可选的，所述n型源区的n⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³。

可选的，所述p型漏区的p⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³。

可选的，所述栅氧层的厚度范围为1nm～10nm。

可选的，所述沟道区的长度范围为10nm～10um。

可选的，所述半导体衬底的材质包括体硅、体锗、绝缘体上硅、绝缘体上锗中任意一种或多种组合。

第二方面，本实施例提供一种p型隧穿场效应晶体管的制作方法，包括：

在半导体衬底上形成沟道区、隔离区、n型源区、p型漏区，其中，所述隔离区中填充有预设隔离氧化物，所述n型源区具有n⁺型掺杂，所述p型漏区具有p⁺型掺杂，所述隔离区设置在所述沟道区与所述p型漏区间的漏体结所在区域处，用于隔离所述p型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿；

在所述沟道区上依次形成栅氧层和栅极，所述隔离区与所述栅氧层交叠。

可选的，所述预设隔离氧化物包括二氧化硅和/或氧化铝。

可选的，所述沟道区具有p^-型掺杂或n^-型掺杂，掺杂的浓度范围为e¹⁵/cm³～e¹⁷/cm³。

可选的，所述n型源区的n⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³。

可选的，所述p型漏区的p⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³。

可选的，所述栅氧层的厚度范围为1nm～10nm。

可选的，所述沟道区的长度范围为10nm～10um。

本申请实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：

本申请实施例提供的p型隧穿场效应晶体管，包括：半导体衬底；沟道区，形成于半导体衬底上；n型源区，形成于半导体衬底上，位于沟道区的第一侧，n型源区具有n⁺型掺杂；p型漏区，形成于半导体衬底上，位于沟道区中与第一侧相对的第二侧，p型漏区具有p⁺型掺杂；栅极，设置在沟道区的第三侧，栅极与沟道区间设置有栅氧层；隔离区，设置在沟道区与p型漏区间的漏体结所在区域处，隔离区填充有预设隔离氧化物，隔离区与栅氧层交叠。通过在p型漏区和沟道区交界的漏体结所在区域处设置隔离区，隔离区填充预设隔离氧化物后，隔离区用于隔离p型漏区与沟道区间的电子，避免在漏体结所在区域处发生隧穿，从而从根本上消除漏体结隧穿漏电，能有效减少因p型tfet器件的双极特性导致的漏电。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明第一实施例提供的一种p型隧穿场效应晶体管示意图；

图2为采用本发明第一实施例中p型隧穿场效应晶体管和现有技术中的p型隧穿场效应晶体管在不同栅源电压情况下的漏极电流对应的转移曲线示意图；

图3为本发明第二实施例提供的一种p型隧穿场效应晶体管的制作方法流程图。

具体实施方式

本申请实施例通过提供一种p型隧穿场效应晶体管及其制作方法，用于降低p型隧穿晶体管的泄漏电流。该p型隧穿场效应晶体管包括：半导体衬底；沟道区，形成于所述半导体衬底上；n型源区，形成于所述半导体衬底上，位于所述沟道区的第一侧，所述n型源区具有n⁺型掺杂；p型漏区，形成于所述半导体衬底上，位于所述沟道区中与所述第一侧相对的第二侧，所述p型漏区具有p⁺型掺杂；栅极，设置在所述沟道区的第三侧，所述栅极与所述沟道区间设置有栅氧层；隔离区，设置在所述沟道区与所述p型漏区间的漏体结所在区域处，所述隔离区填充有预设隔离氧化物，所述隔离区与所述栅氧层交叠，所述隔离区用于隔离所述p型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，本发明第一实施例提供了一种p型隧穿场效应晶体管，包括：

半导体衬底101；

沟道区102，形成于半导体衬底101上；

n型源区103，形成于半导体衬底101上，位于沟道区102的第一侧，n型源区103具有n⁺型掺杂；

p型漏区104，形成于半导体衬底101上，位于沟道区102中与第一侧相对的第二侧，p型漏区具有p⁺型掺杂；

栅极105，设置在沟道区102的第三侧，栅极105与沟道区102间设置有栅氧层；

隔离区106，设置在沟道区102与p型漏区间的漏体结所在区域处，隔离区106填充有预设隔离氧化物，隔离区106与栅氧层107交叠，隔离区106用于隔离p型漏区与沟道区102间的电子，避免在漏体结所在区域处发生隧穿。

具体的，在本实施例中，对于现有技术中的p型隧穿场效应晶体管，由于存在双极特性，当p型隧穿场效应晶体管的漏压绝对值比较大(漏压为负)或者栅压为正时，漏体结也可能发生隧穿效应，从而导致器件的泄漏电流增大。所以，为了解决该问题，由于泄漏的电流主要原因是来自漏体结隧穿漏电，本实施例提供的p型隧穿场效应晶体管，在现有技术中的p型隧穿场效应晶体管结构的基础上，在漏体结处所在区域，如图1所示的p型漏区104与沟道区102的交界处，增加隔离区106，隔离区106填充了预设氧化物隔离，从而从根本上消除漏体结隧穿漏电，隔离区106顶部与栅氧交叠，隔离区不能将漏体结堵死，所以，隔离区106的面积小于漏体结所在区域的面积，设置在容易被漏穿的靠近栅氧层区域。

如图1所示，隔离区106为矩形区域，该矩形区域的宽度与高度与结晶器的其他参数相关，具体的，隔离区106的宽度要确保不会发生氧化物隧穿，隔离区106的高度要确保漏体结可能发生隧穿的区域都被隔离掉。在具体实施过程中，隔离区106设置的形状、大小均可根据实际情况进行设定，在此，本申请不做限制。

进一步，在本实施例中，预设隔离氧化物包括二氧化硅和/或氧化铝，沟道区102为轻掺杂，具有p^-型掺杂或n^-型掺杂，图1中仅展示为p^-型掺杂的情况，掺杂的浓度范围为e¹⁵/cm³～e¹⁷/cm³。n型源区103的n⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³，为重掺杂。p型漏区的p⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³，也为重掺杂。栅氧层107的厚度范围为1nm～10nm。沟道区102的长度范围为10nm～10um。半导体衬底101可选用本征掺杂或轻掺杂半导体衬底，如果半导体衬底101为轻掺杂半导体衬底101，掺杂类型可以与n型源区103相同，具有n⁺型掺杂。半导体衬底101的材质可以包括体硅(bulksi)、体锗(bulkge)、绝缘体上硅(soi)、绝缘体上锗(geoi)或者是其他化合物半导体衬底例如：sige、sic、gan、gaas、inp等等，以及这些物质的组合。为了与现有的ic制造工艺兼容，半导体衬底101优选为含硅材质的衬底，例如：含si、soi、sige等材质的衬底，在具体实施过程中，半导体衬底101的材质可根据实际需要进行设定，在此，本申请不做限制。

进一步，在本实施例中，栅极105为金属基栅电极层，例如包括金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物，其中金属可以包括：co、ni、cu、al、pd、pt、ru、re、mo、ta、ti、hf、zr、w、ir、eu、nd、er、la等。栅极105中的金属中还可掺杂有c、f、n、o、b、p、as等元素用以调节金属功函数。

进一步，在本实施例中，栅极105与沟道区102间设置了栅氧层107，栅氧层107的填充材料可包括hfo2、al2o3和zro2等高k栅介质层中的任一种或几种的组合，在具体实施过程中，可根据需要进行选择，在此，本申请不做限制。栅氧层107的厚度范围为1nm～10nm，在具体实施过程中，也可根据实际需要进行设定，在此，本申请不做限制。

当栅极105的栅压为正压时，如果未设置隔离区，沟道区102表面会出现电子积累状态，同时导致表面漏体结会反偏，从而在漏体结(靠近栅氧层一侧)发生隧穿，而设置隔离区后，可以通过预设隔离氧化物阻隔此隧穿，有效减少因隧穿导致的漏电。

图2展示了采用本实施例中的p型隧穿场效应晶体管和现有技术中的p型隧穿场效应晶体管在不同栅源电压情况下的漏极电流对应的转移曲线，该仿真图中采用本实施例中的p型隧穿场效应晶体管，隔离区的高度为50nm，宽度为2nm。从图2可以看出，器件结构优化后的p型tfet，双极效应大大减弱，泄漏电流大大降低。

请参考图3，本发明第二实施例提供一种p型隧穿场效应晶体管的制作方法，包含如下步骤：

s301：在半导体衬底上形成沟道区、隔离区、n型源区、p型漏区，其中，所述隔离区中填充有预设隔离氧化物，所述n型源区具有n⁺型掺杂，所述p型漏区具有p⁺型掺杂，所述隔离区设置在所述沟道区与所述p型漏区间的漏体结所在区域处，用于隔离所述p型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿；

s302：在所述沟道区上依次形成栅氧层和栅极，所述隔离区与所述栅氧层交叠。

具体的，在本实施例中，首先绘制本实施例中的p型隧穿场效应晶体管的绘制版图。可通过专业的芯片绘图仿真软件绘制，如：tcad，绘制的版图中包括半导体衬底以及位于半导体衬底上的沟道区、n型源区、p型漏区、栅极、栅氧层与隔离区，n型源区与p型漏区分别位于沟道区的第一侧和第二侧，栅极位于沟道区第三侧，栅极与沟道区间为栅氧层，隔离区位于沟道区和p型漏区间的漏体结所在区域，隔离区与栅氧层交叠。每个区域的尺寸以及形状等参数可根据具体需要进行设定，在此，本申请不做限制。绘制的隔离区位于沟道区和p型漏区的交界处，通过仿真软件可以确定漏体结所在区域，进而将隔离区设置在该区域，隔离区不能将漏体结堵死，所以，隔离区106的面积小于漏体结所在区域的面积，设置在容易被漏穿的靠近栅氧层区域。

在绘制好绘制版图后，按照该绘制版图中p型隧穿场效应晶体管的各区域的尺寸以及组成结构进行实际的p型隧穿场效应晶体管的制作。首先，通过步骤301，按照绘制版图的指示，形成半导体衬底，如第一实施例所述的内容，半导体衬底可选用本征掺杂或轻掺杂半导体衬底，如果半导体衬底为轻掺杂半导体衬底，掺杂类型可以与n型源区相同，具有n⁺型掺杂。半导体衬底的材质可以是体硅(bulksi)、体锗(bulkge)、绝缘体上硅(soi)、绝缘体上锗(geoi)或者是其他化合物半导体衬底，在具体实施过程中，半导体衬底的材质可根据实际需要进行设定，在此，本申请不做限制。在本实施例中，选用本征掺杂硅衬底的半导体衬底。

进而通过步骤s301，按照绘制版图的指示，在半导体衬底上形成p^-型或n^-型掺杂的沟道区。首先，在半导体衬底上光刻形成沟道区图案，接着，采用大角度高能量注入p^-型或n^-型掺杂元素形成沟道区，掺杂为轻掺杂，p^-型掺杂或n^-型掺杂的浓度范围为e¹⁵/cm³～e¹⁷/cm³，注入能量为100至350kev，注入角度为50度至60度，沟道区的长度为绘制版图中指示的长度，范围为10nm～10um。

接着，通过步骤s301，按照绘制版图的指示，在沟道区与p型漏区间的漏体结所在区域处设置填充有预设隔离氧化物的隔离区，隔离区用于隔离p型漏区与沟道区间的电子在漏体结所在区域处发生隧穿。具体的，可通过多次实验测试确定漏体结所在区域，漏体结所在区域通常位于沟道区与p型漏区的交界区域，可通过实验测试确定出具体漏体结所在区域。在半导体衬底上光刻形成漏体结所在区域图案，接着，针对该区域，插入预设隔离氧化物，如：二氧化硅或氧化铝(al2o3)，在插入预设隔离氧化物后，形成隔离区。在具体实施过程中，隔离区可设置为矩形区域，该矩形区域的宽度与高度与结晶器的其他参数相关，具体的，隔离区的宽度要确保不会发生氧化物隧穿，隔离区的高度要确保漏体结可能发生隧穿的区域都被隔离掉。在具体实施过程中，隔离区设置的形状、大小均可根据实际情况进行设定，在此，本申请不做限制。

这样，即使漏压绝对值比较大或者栅压为正时，隔离区填充了预设氧化物隔离，隔离p型漏区与沟道区间的电子在漏体结所在区域处发生隧穿，从而从根本上消除漏体结隧穿漏电，减少了p型隧穿场效应晶体管的泄漏电流。在具体实施过程中，隔离区设置的形状、大小均可根据实际情况进行设定，在此，本申请不做限制。

接着，通过步骤s301，在半导体衬底上形成n型源区。首先，在半导体衬底上沟道区的第一侧光刻形成n型源区图案，接着，采用中角度注入n⁺型掺杂元素形成n型掺杂的源区，n⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³，注入能量为50至300kev，注入角度为20度至40度。

接着，通过步骤s301，在半导体衬底上形成p型漏区。首先，在半导体衬底上沟道区的第二侧光刻形成p型漏区图案，接着，采用中角度注入p⁺型掺杂元素形成p型漏区，p⁺型掺杂的浓度范围为e¹⁹/cm³～e²¹/cm³，注入能量为40至100kev，注入角度为0度至10度。n型源区与p型漏区分别位于沟道区两侧。

进一步，通过步骤s302，在沟道区的顶端依次形成栅氧层和栅极。具体地，可采用原子层淀积工艺在半导体衬底上形成栅氧层，栅氧层的材料可包括hfo2、al2o3和zro2等中的任一种或几种的组合，栅氧层厚度可设置为1nm～10nm，在具体实施过程中栅氧层的材料及厚度均可根据实际需要进行设定，在此，本申请不做限制。在设置好栅氧层后，采用原子层淀积工艺在栅氧层上形成栅极。进一步，在本实施例中，栅极为金属基栅电极层，例如包括金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物，其中金属可以包括：co、ni、cu、al、pd、pt、ru、re、mo、ta、ti、hf、zr、w、ir、eu、nd、er、la等。栅极中的金属中还可掺杂有c、f、n、o、b、p、as等元素用以调节金属功函数。在具体实施过程中，栅极的材料可根据实际情况进行设定，在此，本申请不做限制。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。