半导体装置的制作方法

本发明涉及半导体装置，特别是，涉及具备纵型mosfet及从esd(electrostaticdischarge：静电放电)保护该纵型mosfet的栅绝缘膜的双向二极管(esd保护二极管)的半导体装置。

背景技术：

利用图13，对具备以往的纵型mosfet和esd保护二极管的半导体装置进行说明。

图13的(a)是以往的半导体装置900的俯视图，图13的(b)是沿着图13的(a)的a-a’线的截面图。

如图13的(b)所示，半导体装置900具备形成有平面型的纵型mosfet901的有源区a和在由高浓度半导体衬底910和外延层915构成的衬底916的正面形成有厚的场氧化膜(fieldoxidefilm)918的场区b。

在场区b的场氧化膜918上作为从esd保护纵型mosfet901的栅绝缘膜921的esd保护二极管而形成有双向二极管925。该双向二极管925通过在与衬底916平行的方向上并排而配置的p型多晶硅层9231、n型多晶硅层9241、p型多晶硅层9232、n型多晶硅层9242及p型多晶硅层9233的串联连接而构成。

形成于有源区a的纵型mosfet901具备由高浓度半导体衬底910和半导体层911构成的漏区917、基区912、源区913、基极接触区914、栅绝缘膜921及栅电极922。

在纵型mosfet901及双向二极管925上形成有层间绝缘膜926，在层间绝缘膜926形成有用于将纵型mosfet901的源区913和基极接触区914的表面、双向二极管925的p型多晶硅层9231的表面及p型多晶硅层9233的表面分别露出的接触孔。

在层间绝缘膜926上，从有源区a上跨过场区b上而形成有源电极931，该源电极931经由形成于层间绝缘膜926的接触孔而将源区913及基极接触区914和双向二极管925的p型多晶硅层9231电连接。另外，在场区b上形成有经由形成于层间绝缘膜926的接触孔而与双向二极管925的p型多晶硅层9233电连接的栅极焊盘933。在衬底916的背面以与高浓度半导体衬底910相接的方式形成有漏电极932。另外，栅电极922在未图示的区域中与栅极焊盘933电连接。

这样的结构的半导体装置例如在专利文献1中所公开。

另外，关于上述“基区”、“基极接触区”，也有时分别称为“体区”、“体接触区”，在本说明书中，称为“基区”、“基极接触区”。

现有技术文献

专利文献

专利文献1：日本特许第3298476号说明书

如上述，在专利文献1这样的具有以往的纵型mosfet及esd保护二极管(双向二极管)的半导体装置中，双向二极管形成在场区。另外，为了提高esd耐受性，需要加大双向二极管的pn结面积。因此，为了确保期望的esd耐受性，需要在场区形成较大的双向二极管，必须与其相应地缩小有源区或加大芯片尺寸，阻碍了芯片尺寸的缩小。

技术实现要素：

本发明的目的在于提供一种具备如下的双向二极管和纵型mosfet的半导体装置：在无需为了形成作为esd保护二极管的双向二极管而缩小有源区或扩大芯片尺寸的情况下具备期望的esd耐受性。

本发明的半导体装置的特征在于，该半导体装置包括：衬底；第一导电型的漏区及源区，它们设置在所述衬底内；第二导电型的基区，其设置在所述漏区与源区之间；栅电极，其由第一导电型的第一多晶硅层构成，该第一导电型的第一多晶硅层以在所述基区形成沟道的方式隔着栅绝缘膜而与所述基区相接；双向二极管，其包括所述栅电极，并且将所述栅电极作为一端；源电极，其与所述源区、所述基区及所述双向二极管的另一端电连接；及漏电极，其在所述衬底的背面上与所述漏区相接而设置，所述双向二极管还包括设置在所述栅电极上的第二导电型的第二多晶硅层和设置在所述第二多晶硅层上的第一导电型的第三多晶硅层，在与所述衬底的表面垂直的方向上按照所述栅电极、所述第二多晶硅层及所述第三多晶硅层的顺序依次配置。

发明效果

根据本发明，在与衬底垂直的方向上按照构成双向二极管的栅电极、第二多晶硅层及第三多晶硅层的顺序依次层叠，从而无需如以往那样在场区将构成双向二极管的p型多晶硅和n型多晶硅并排在与衬底水平的方向上，与其相应地，能够缩小场区。由此，能够扩大有源区或缩小芯片尺寸。

另外，能够使双向二极管的pn结面积与栅电极的上表面的面积大致相同。因此，能够加大pn结面积，因此能够提高esd耐受性。

附图说明

图1是用于说明本发明的实施方式的半导体装置的俯视图。

图2是示出本发明的第一实施方式的半导体装置中的纵型mosfet的结构的截面图。

图3是示出本发明的第一实施方式的半导体装置中的纵型mosfet和栅极焊盘部的结构的截面图。

图4是示出本发明的第一实施方式的半导体装置中的纵型mosfet的制造方法的截面图。

图5是示出本发明的第一实施方式的半导体装置中的纵型mosfet的制造方法的截面图。

图6是示出本发明的第二实施方式的半导体装置中的纵型mosfet的结构的截面图。

图7是示出本发明的第二实施方式的半导体装置中的纵型mosfet的制造方法的截面图。

图8是示出本发明的第三实施方式的半导体装置中的纵型mosfet的结构的截面图。

图9是示出本发明的第四实施方式的半导体装置中的纵型mosfet的结构的截面图。

图10是示出本发明的第五实施方式的半导体装置中的纵型mosfet的结构的截面图。

图11是示出本发明的第六实施方式的半导体装置中的纵型mosfet的结构的截面图。

图12是示出本发明的第七实施方式的半导体装置中的纵型mosfet的结构的截面图。

图13是示出具备以往的纵型mosfet和esd保护二极管的半导体装置的结构的俯视图及截面图。

标号的说明

a：有源区

b：场区

10：高浓度半导体衬底

11：半导体层

12：基区

13：源区

14：基极接触区

15：外延层

16：衬底

17：漏区

20：沟槽

21：栅绝缘膜

22：栅电极

23231232233：p型多晶硅层

24241242：n型多晶硅层

25：双向二极管

26：层间绝缘膜

30：接触栓塞(contactplug)

31：源电极

32：漏电极

33：栅极焊盘

901：纵型mosfet

910：高浓度半导体衬底

911：半导体层

912：基区

913：源区

914：基极接触区

915：外延层

916：衬底

917：漏区

918：场氧化膜

921：栅绝缘膜

922：栅电极

923923192329233：p型多晶硅层

92492419242：n型多晶硅层

925：双向二极管

926：层间绝缘膜

931：源电极

932：漏电极

933：栅极焊盘

具体实施方式

下面，参照附图，对本发明的实施方式进行详细说明。

图1是用于对本发明的实施方式的具有纵型mosfet的半导体装置进行说明的俯视图。另外，本俯视图在以下说明的第一至第七实施方式的半导体装置中共用。

如图1所示，本发明的实施方式的半导体装置具有有源区a和场区b，在有源区a设置有纵型mosfet(未图示)，在场区b设置有栅极焊盘33。

图2是对本发明的第一实施方式的半导体装置中的纵型mosfet100的结构进行说明的截面图。图2所示的纵型mosfet100形成在图1所示的有源区a。

如图2所示，纵型mosfet100为平面型的mosfet，并具备高浓度地注入n型的杂质的高浓度半导体衬底10和设置在高浓度半导体衬底10上的外延层15。另外，下面将高浓度半导体衬底10和外延层15加起来也称为衬底16。

在衬底16内设置有由n型的高浓度半导体衬底10和设置在该高浓度半导体衬底10上的n型的半导体层11构成的漏区17、设置在衬底16(外延层15)的正面的p型的基区12、在基区12内部设置在衬底16的正面的n型的源区13、从衬底16的正面经过源区13之间而到达基区12的基极接触区14。

在衬底16上，以在基区12的衬底16的正面部形成沟道的方式，隔着栅绝缘膜21而设置有由n型的多晶硅构成的栅电极22。在栅电极22上，层叠有p型多晶硅层23和n型多晶硅层24，并利用栅电极22-p型多晶硅层23-n型多晶硅层24这三层而形成栅电极22成为一端且n型多晶硅层24成为另一端的双向二极管25。

另外，如图2所示，p型多晶硅层23及n型多晶硅层24比栅电极22宽度窄。但是，这是由后述的制造方法导致的，未必使p型多晶硅层23及n型多晶硅层24比栅电极22宽度窄。优选为，尽可能形成为与栅电极相同的宽度。

另外，在衬底16上的除去双向二极管25的区域，将层间绝缘膜26设置到与双向二极管25的另一端即n型多晶硅层24的表面相同的高度为止。在双向二极管25和层间绝缘膜26上设置有源电极31，源电极31与双向二极管25的另一端即n型多晶硅层24直接相接，并经由设置于层间绝缘膜26的接触栓塞30而与源区13及基极接触区14电连接。另外，在衬底16的整个背面以与高浓度半导体衬底10相接的方式设置有漏电极32。

在此，图3表示沿着图1的a-a’线的截面图。图3示出本实施方式的半导体装置中的纵型mosfet100和栅极焊盘部的结构。

如图3所示，栅电极22的一部分从有源区a跨过场区b而形成，在场区b，经由设置在栅电极22上的层间绝缘膜26的接触栓塞30而与栅极焊盘33电连接。

根据如以上那样构成的第一实施方式的半导体装置中的纵型mosfet100，在与衬底16垂直的方向上按照构成双向二极管25的第一多晶硅层即栅电极22、第二多晶硅层即p型多晶硅层23及第三多晶硅层即n型多晶硅层24的顺序依次设置，从而无需像以往那样在场区b中将双向二极管25在水平方向上并排而设置。因此，与此相应地，能够缩小芯片尺寸或扩大有源区。

另外，栅电极在图2中的与纸面垂直的方向上延伸，并且在图1所示的有源区a上并列地设置有多个。并且，栅电极和p型多晶硅层23及n型多晶硅层24为大致相同的宽度，从而双向二极管的pn结面积与栅电极的上表面的面积大致相同。因此，在不扩大芯片尺寸的情况下，能够加大双向二极管25的pn结面积，由此，能够提高esd耐受性。

进而，将栅电极22作为双向二极管25的构成要件而使用，因此能够将双向二极管25消减一层。

接着，利用图4及图5所示的工序截面图，对本实施方式的半导体装置中的纵型mosfet100的制造方法的一例进行说明。

如图4所示，在高浓度地掺杂有n型杂质的高浓度半导体衬底10上，通过外延生长而形成掺杂有n型杂质的外延层15。由此，形成由高浓度半导体衬底10和外延层15构成的衬底16。并且，在衬底16正面通过热氧化等而形成栅绝缘膜21。然后，在栅绝缘膜21上形成n型的多晶硅层之后，通过光刻而形成用于覆盖形成栅电极22的区域的光致抗蚀剂的图案(未图示)。接着，将该光致抗蚀剂图案作为掩模，将n型的多晶硅层蚀刻，形成栅电极22。

接着，将栅电极22作为掩模，从衬底16(外延层15)的正面掺杂p型的杂质，并进行热扩散，从而形成p型的基区12。由此，剩余的外延层即n型的半导体层11和高浓度半导体衬底10成为n型的漏区17。之后，将栅电极22作为掩模，从衬底16的正面掺杂n型的杂质，在p型的基区12内形成n型的源区13。

进而，将在衬底16的正面上的一部分具有开口的光致抗蚀剂图案(未图示)作为掩模，从衬底16的正面掺杂p型的杂质，如图5的(a)所示，形成p型的基极接触区14。接着，在整个面形成层间绝缘膜26之后，通过光刻而形成在栅电极22上具有开口的光致抗蚀剂(未图示)，并将此作为掩模，以使栅电极22的表面露出的方式，对层间绝缘膜26进行蚀刻。由此，在层间绝缘膜26的栅电极22上形成开口26op。此时，考虑对准偏差而以使光致抗蚀剂的开口比栅电极22的宽度稍窄的方式进行光刻，以从栅电极22的端到外侧为止不被蚀刻。其结果为，在栅电极22的两端部上残留层间绝缘膜26。

之后，在包括开口26op内的整个面形成p型多晶硅层之后进行回蚀(etchback)，由此，如图5的(b)所示，向栅电极22上的开口26op内埋入p型多晶硅层23。接着，在包括开口26op内的整个面形成n型多晶硅层之后进行回蚀，从而向p型多晶硅层23上的开口26op内埋入n型多晶硅层24。另外，此时，对于场区b的栅电极22(参照图3)而言，层间绝缘膜26成为掩模，因此在将p型多晶硅层23及n型多晶硅层24回蚀时，不被蚀刻而残留。

之后，在层间绝缘膜26形成到达衬底16的正面的接触栓塞30，进而，将源电极31形成在层间绝缘膜26上，从而将衬底正面的源区13及基极接触区14与n型多晶硅层24电连接(参照图2)。与此同时，在场区b，在层间绝缘膜26形成到达栅电极22的接触栓塞30，栅极焊盘33与栅电极22电连接。

最后，在衬底16的整个背面形成漏电极32，从而获得图2所示的本实施方式的半导体装置中的纵型mosfet100。

图6是对本发明的第二实施方式的半导体装置中的纵型mosfet200进行说明的截面图。另外，以后，对与图2及图3所示的第一实施方式的半导体装置中的纵型mosfet100相同的构成要件赋予相同的标号，适当省略重复的说明。

在本实施方式的纵型mosfet200中，双向二极管25的结构与第一实施方式的纵型mosfet100不同。

即，在本实施方式的纵型mosfet200中，栅电极22上的p型多晶硅层23形成为还覆盖栅电极22的侧面，在p型多晶硅层23上以与p型多晶硅层23相同的宽度形成有n型多晶硅层24。

根据本实施方式的纵型mosfet200，与第一实施方式的纵型mosfet100相比，可加大pn结面积，因此可进一步提高esd耐受性。

接着，利用图7所示的工序截面图而对本实施方式的半导体装置中的纵型mosfet200的制造方法进行说明。

关于本实施方式的纵型mosfet200的制造方法，到栅电极22的形成为止，与图4所示的第一实施方式的纵型mosfet100的制造方法相同。

如图7的(a)所示，在图4所示的工序之后，在整个面上形成p型多晶硅层23之后，并在其上层叠n型多晶硅层24。并且，在栅电极22的上部形成比栅电极22的宽度更宽的宽度的光致抗蚀剂的图案(未图示)，并将此作为掩模，将n型多晶硅层24及p型多晶硅层23蚀刻，获得图7的(b)所示的结构。

接着，在整个面形成层间绝缘膜26，与第一实施方式相同地，通过形成接触栓塞30、源电极31、漏电极32及栅极焊盘33，从而获得图6所示的本实施方式的半导体装置中的纵型mosfet200。

根据第二实施方式，无需在第一实施方式中在栅电极22上形成开口26op(参照图5)时那样考虑对准偏差而进行光刻，由此能够提高可靠性。

图8是对本发明的第三实施方式的半导体装置中的纵型mosfet300进行说明的截面图。

本实施方式的纵型mosfet300是沟槽栅(trenchgate)结构的纵型mosfet，在沟槽内埋入构成栅电极22及双向二极管25的p型多晶硅层23及n型多晶硅层24而形成的方面与第一实施方式的纵型mosfet100、第二实施方式的纵型mosfet200不同。

在本实施方式的纵型mosfet300中，在衬底16内设置有由n型的高浓度半导体衬底10和设置于其上的n型的半导体层11构成的漏区17、设置在漏区17上的p型的基区12、从衬底16(外延层15)的正面贯穿基区12而到达漏区17的上表面的沟槽20。

在沟槽20的内部形成有覆盖沟槽20的底面及到衬底16正面为止的侧面的栅绝缘膜21、由隔着栅绝缘膜21而埋入到比衬底16的正面低的位置为止的n型多晶硅层构成的栅电极22，在栅电极22上形成有埋入到比衬底16的正面低的位置为止的p型多晶硅层23、将p型多晶硅层23上的沟槽20的剩余的部分填埋的n型多晶硅层24。利用这些栅电极22-p型多晶硅层23-n型多晶硅层24这三层而形成有双向二极管25。

在衬底16的正面的除去沟槽20的区域形成有高浓度地注入n型的杂质的源区13及高浓度地注入p型的杂质的基极接触区14。源区13具有至少到栅电极22的上部为止的深度。另外，基极接触区14以从衬底16的正面经过源区13而到达基区12的方式，夹在源区13而设置。

在衬底16上，与源区13及基极接触区14、双向二极管25的另一端即n型多晶硅层24直接相接地设置源电极31，由此源区13和基极接触区14和n型多晶硅层24电连接。另外，在衬底16的整个背面，与高浓度半导体衬底10相接地设置有漏电极32。

这样，根据第三实施方式，在沟槽20内，在与衬底16垂直的方向上按照构成双向二极管25的栅电极22、p型多晶硅层23及n型多晶硅层24的顺序依次形成，由此与第一及第二实施方式相同地，能够缩小芯片尺寸或扩大有源区，并提高esd耐受性。

另外，如第一实施方式所示，还具有无需在栅电极22上形成开口26op(参照图5)时那样考虑对准偏差的优点。

图9是对本发明的第四实施方式的半导体装置中的纵型mosfet400进行说明的截面图。

本实施方式的纵型mosfet400与第三实施方式的纵型mosfet300同样地，是沟槽栅结构的纵型mosfet，使埋入到沟槽20内而形成的双向二极管25的多晶硅层比第三实施方式的纵型mosfet300多两层，将双向二极管25作为由n型多晶硅层(栅电极22)、p型多晶硅层231、n型多晶硅层241、p型多晶硅层232及n型多晶硅层242这五层的多晶硅层构成的npnpn二极管。

因此，本实施方式的纵型mosfet400能够加大双向二极管25的击穿电压。

图10是对本发明的第五实施方式的半导体装置中的纵型mosfet500进行说明的截面图。

本实施方式的纵型mosfet500在双向二极管25为由五层的多晶硅层(栅电极22、p型多晶硅层231、n型多晶硅层241、p型多晶硅层232、及n型多晶硅层242)构成的npnpn二极管的方面与第四实施方式相同，但在不将整个双向二极管25埋入沟槽20内，而将在形成沟槽20时被用作掩模的层间绝缘膜26的部分从沟槽20伸出的方面，与第四实施方式的纵型mosfet400不同。

本实施方式的纵型mosfet500中的双向二极管25形成为如下。

即，首先，在衬底16的正面上形成在形成沟槽20的区域上具有开口26t的层间绝缘膜26，将具有开口26t的层间绝缘膜26作为掩模而蚀刻衬底16，从而形成沟槽20。由此，形成由沟槽20和连结到沟槽20的上部的开口26t构成的沟槽。并且，在沟槽20的底部及内侧面形成栅绝缘膜21之后，在由沟槽20和开口26t构成的沟槽的底部隔着栅绝缘膜21而形成由n型的多晶硅构成的栅电极22。进而，在由沟槽20和开口26t构成的沟槽的栅电极22上的剩余的部分中埋入p型多晶硅层231、n型多晶硅层241、p型多晶硅层232及n型多晶硅层242，由此形成双向二极管25。在此，构成双向二极管25的五层的多晶硅层的各个层是通过在由沟槽20和开口26t构成的沟槽内形成多晶硅之后进行回蚀而形成的。

另外，在层间绝缘膜26设置有将源区13及基极接触区14的表面露出的接触孔26c。并且，在包括该接触孔26c内的整个面形成源电极31，由此，在双向二极管25的另一端即n型多晶硅层242和源区13及基极接触区14电连接。

这样，根据本实施方式的纵型mosfet500，通过具备接触孔26c，在衬底16的正面上形成凹凸，因此与如第四实施方式的纵型mosfet400那样将源电极31形成在平坦的面的情况相比，能够提高源电极31和衬底16的紧贴性。

图11是对本发明的第六实施方式的半导体装置中的纵型mosfet600进行说明的截面图。

本实施方式的纵型mosfet600在双向二极管25的另一端即n型多晶硅层242形成在层间绝缘膜26上的方面，与第五实施方式的纵型mosfet500不同。另外，通过相关的不同点，源电极31与n型多晶硅层242的上表面及侧面相接而形成。

这样，根据本实施方式的纵型mosfet600，源电极31和n型多晶硅层242的连接面积扩大，因此能够提高它们的紧贴性，并能够降低接触电阻。

图11所示的本实施方式的纵型mosfet600中的双向二极管25形成为如下。

即，首先，与第五实施方式同样地，形成由沟槽20和连结到沟槽20的上部的开口26t构成的沟槽，并在沟槽20的底部及内侧面形成栅绝缘膜21之后，在由沟槽20和开口26t构成的沟槽的底部隔着栅绝缘膜21而形成由n型的多晶硅构成的栅电极22。接着，在由沟槽20和开口26t构成的沟槽的栅电极22上的剩余的部分中埋入p型多晶硅层231、n型多晶硅层241及p型多晶硅层232。在此，栅电极22、p型多晶硅层231、n型多晶硅层241及p型多晶硅层232这四层的多晶硅层的各个层是通过在由沟槽20和开口26t构成的沟槽内形成多晶硅之后进行回蚀而形成的。

之后，在层间绝缘膜26及p型多晶硅层232上形成n型多晶硅层，将在源区13的一部分及基极接触区14上具有开口的光致抗蚀剂的图案(未图示)作为掩模，将n型多晶硅层及层间绝缘膜26进行蚀刻。由此，形成作为双向二极管25的另一端的n型多晶硅层242，并且形成将源区13及基极接触区14的表面露出的接触孔26c。

在接触孔26c内及n型多晶硅层242上形成有源电极31，由此，双向二极管25的另一端即n型多晶硅层242和源区13及基极接触区14电连接。

图12是对本发明的第七实施方式的半导体装置中的纵型mosfet700进行说明的截面图。

本实施方式的纵型mosfet700在不仅将双向二极管25的另一端即n型多晶硅层242形成在层间绝缘膜26上，还将p型多晶硅层232形成在层间绝缘膜26上的方面与第六实施方式的纵型mosfet600不同。

即，p型多晶硅层232设置在n型多晶硅层241及层间绝缘膜26的一部分上，进而n型多晶硅层242设置在p型多晶硅层232上和层间绝缘膜26的剩余的部分上。即，n型多晶硅层242与p型多晶硅层232的上表面及侧面相接而形成。

这样，根据本实施方式的纵型mosfet700，与第六实施方式的纵型mosfet600相比，源电极31和n型多晶硅层242的连接面积扩大，因此能够进一步提高它们的紧贴性，并且进一步减小接触电阻。

图12所示的本实施方式的纵型mosfet700中的双向二极管25形成为如下。

即，首先，与第五及第六实施方式同样地，形成由沟槽20和连结到沟槽20的上部的开口26t构成的沟槽，在沟槽20的底部及内侧面形成栅绝缘膜21之后，在由沟槽20和开口26t构成的沟槽的底部隔着栅绝缘膜21而形成由n型的多晶硅构成的栅电极22。接着，在由沟槽20和开口26t构成的沟槽的栅电极22上的剩余的部分中埋入p型多晶硅层231及n型多晶硅层241。在此，这些栅电极22、p型多晶硅层231及n型多晶硅层241的各个层是通过在由沟槽20和开口26t构成的沟槽内形成多晶硅之后进行回蚀而形成的。

之后，在层间绝缘膜26及n型多晶硅层241上形成p型多晶硅层，将覆盖在n型多晶硅层241及层间绝缘膜26的一部分上的光致抗蚀剂的图案(未图示)作为掩模而对p型多晶硅层进行蚀刻，从而形成p型多晶硅层232。

接着，以覆盖p型多晶硅层232的侧面及上表面和层间绝缘膜26的方式形成n型多晶硅层。并且，将在源区13的一部分及基极接触区14上具有开口的光致抗蚀剂的图案(未图示)为掩模，对n型多晶硅层及层间绝缘膜26进行蚀刻。由此，形成作为双向二极管25的另一端的n型多晶硅层242，并形成将源区13及基极接触区14的表面露出的接触孔26c。

在接触孔26c内及n型多晶硅层242上形成源电极31，由此，双向二极管25的另一端即n型多晶硅层242和源区13及基极接触区14电连接。

以上，对本发明的实施方式进行了说明，但本发明不限于上述实施方式，显然，能够在不脱离本发明的主旨的范围内进行各种变更。

例如，在上述实施方式中所说明的半导体装置的结构中，也可以将p型和n型的构成要件的导电型全部构成为相反的情况。

另外，双向二极管25的层数不限于上述的三层、五层，还可进一步增加。