一种图形化衬底、发光二极管外延片及其制备方法与流程

本发明涉及半导体技术领域，特别涉及一种图形化衬底、发光二极管外延片及其制备方法。

背景技术：

发光二极管(英文：lightemittingdiode，简称：led)是一种能发光的半导体电子元件。氮化镓(gan)具有良好的热导性能，同时具有耐高温、耐酸碱、高硬度等优良特性，使氮化镓(gan)基led受到越来越多的关注和研究。

外延片是led制备过程中的初级成品。现有的氮化镓基led外延片包括衬底、n型半导体层、有源层和p型半导体层，n型半导体层、有源层和p型半导体层依次层叠在衬底上。p型半导体层用于提供进行复合发光的空穴，n型半导体层用于提供进行复合发光的电子，有源层用于进行电子和空穴的辐射复合发光，衬底用于为外延材料提供生长表面。

通常会在衬底的表面形成阵列布置的多个凸起，一方面可以改变光线的出射角，提高光的提取效率；另一方面可以缓解衬底材料(如碳化硅、蓝宝石、硅)与氮化镓晶格常数的差异而产生的应力和缺陷，提升外延片整体的晶体质量，增加有源层的辐射复合发光，提高led的发光效率。但是阵列布置多个凸起的图形化衬底对衬底材料和氮化镓之间晶格失配产生的应力和缺陷作用有限，led的发光效率还有待提升。

技术实现要素：

本发明实施例提供了一种图形化衬底、发光二极管外延片及其制备方法，能够解决现有技术无法有效缓解衬底材料和氮化镓之间晶格失配产生的应力和缺陷的问题。所述技术方案如下：

第一方面，本发明实施例提供了一种图形化衬底，所述图形化衬底包括衬底和多个凸起，所述衬底的第一表面包括交错排列的沟道区和由所述沟道区分隔形成的多个独立区，所述多个凸起分别设置在不同的所述独立区上，所述图形化衬底还包括多个凹陷部，所述多个凹陷部分别位于不同的所述独立区上，且所述凹陷部所在的独立区与所述凸起所在的独立区不同。

可选地，所述多个凹陷部分布在以所述第一表面的中心为圆心的多个同心圆上，所述多个同心圆中各个圆上的凹陷部的数量自所述多个同心圆的圆心沿所述多个同心圆的径向逐渐增多。

优选地，所在独立区相邻的所有独立区上均设置有凸起的一个凹陷部组成一个凹陷部集合，所在独立区沿所述多个同心圆中一个圆的周向依次相邻的多个凹陷部组成一个凹陷部集合，所述多个同心圆中同一个圆上相邻两个凹陷部集合之间的圆心角相等，所述多个同心圆中同一个圆上的各个凹陷部集合中凹陷部的数量相等。

更优选地，所述多个同心圆中同一个圆上相邻两个凹陷部集合之间的圆心角为45°～90°。

更优选地，所述多个同心圆中各个圆上的凹陷部集合的数量相等，所述凹陷部集合中凹陷部的数量的最小值为1个～5个，所述凹陷部集合中凹陷部的数量的最大值为1500个～5000个。

优选地，所述多个同心圆中相邻两个圆之间的距离为5μm～50μm。

优选地，一个所述凹陷部所在的独立区的中心与所述多个同心圆的圆心重合。

第二方面，本发明实施例提供了一种发光二极管外延片，所述发光二极管外延片包括如第一方面提供的图形化衬底以及依次层叠在所述图形化衬底上的n型半导体层、有源层和p型半导体层。

第三方面，本发明实施例提供了一种图形化衬底的制备方法，所述制备方法包括：

提供一衬底；

在所述衬底的第一表面上铺设一层透明材料；

采用光刻技术在所述透明材料上形成设定图形的光刻胶，所述衬底的第一表面包括交错排列的沟道区和由所述沟道区分隔形成的多个独立区，所述光刻胶设置在所述独立区上的透明材料上；

在所述光刻胶的保护下，干法刻蚀所述透明材料，形成多个凸起和多个凹陷部，所述多个凸起分别设置在不同的所述独立区上，所述多个凹陷部分别位于不同的所述独立区上，且所述凹陷部所在的独立区与所述凸起所在的独立区不同；

去除所述光刻胶，得到图形化衬底。

第四方面，本发明实施例提供了一种发光二极管外延片的制备方法，所述制备方法包括：

采用如第三方面提供的制备方法得到图形化衬底；

在所述图形化衬底上依次生长n型半导体层、有源层和p型半导体层。

本发明实施例提供的技术方案带来的有益效果是：

通过在衬底上原本设置凸起的部分区域不设置凸起，改为凹陷部，改变这个区域的晶体长速，使凹陷部和凸起采用不同长速的晶体可以相互作用和配合，充分释放外延垒晶产生的应力和缺陷，有效阻断外延垒晶产生的应力和缺陷沿外延生长的方向延伸，提升整个外延片的长晶质量，有利于有源层中的电子和空穴的复合发光，进而提升led的内量子效率，最终提高led的发光效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种图形化衬底的俯视图；

图2是本发明实施例提供的图1的a-a剖面图；

图3是本发明实施例提供的一种图形化衬底的制备方法的流程图；

图4是本发明实施例提供的制备方法在执行步骤201之后得到的图形化衬底的结构示意图；

图5是本发明实施例提供的图4所示的图形化衬底的俯视图；

图6是本发明实施例提供的制备方法在执行步骤202之后得到的图形化衬底的结构示意图；

图7是本发明实施例提供的图6所示的图形化衬底的俯视图；

图8是本发明实施例提供的制备方法在执行步骤203之后得到的图形化衬底的结构示意图；

图9是本发明实施例提供的图8所示的图形化衬底的俯视图；

图10是本发明实施例提供的制备方法在执行步骤204之后得到的图形化衬底的结构示意图；

图11是本发明实施例提供的图10所示的图形化衬底的俯视图；

图12是本发明实施例提供的制备方法在执行步骤205之后得到的图形化衬底的结构示意图；

图13是本发明实施例提供的图12所示的图形化衬底的俯视图；

图14是本发明实施例提供的一种发光二极管外延片的结构示意图；

图15是本发明实施例提供的一种发光二极管外延片的制备方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明实施例提供了一种图形化衬底，图1为本发明实施例提供的一种图形化衬底的俯视图，图2为本发明实施例提供的图1的a-a剖面图，参见图1和图2，该图形化衬底包括衬底11和多个凸起12。衬底11的第一表面100包括交错排列的沟道区100a和由沟道区分隔形成的多个独立区100b，多个凸起12分别设置在不同的独立区100b上。

在本实施例中，该图形化衬底还包括多个凹陷部13，多个凹陷部13分别位于不同的独立区100b上，且凹陷部13所在的独立区100b与凸起12所在的独立区100b不同。

本发明实施例通过在衬底上原本设置凸起的部分区域不设置凸起，改为凹陷部，改变这个区域的晶体长速，使凹陷部和凸起采用不同长速的晶体可以相互作用和配合，充分释放外延垒晶产生的应力和缺陷，有效阻断外延垒晶产生的应力和缺陷沿外延生长的方向延伸，提升整个外延片的长晶质量，有利于有源层中的电子和空穴的复合发光，进而提升led的内量子效率，最终提高led的发光效率。

需要说明的是，在本实施例中，衬底的第一表面为衬底生长外延材料的表面。凹陷部的表面可以与第一表面重合，此时各个凹陷部通过沟道区连成一个整体，只需一次光刻即可完成衬底的图形化。另外，各个独立区的形状可以相同，各个独立区的面积大小可以相同，相邻两个独立区之间的距离可以相同。因此，凹陷部的形状和凸起的底面(与第一表面的接触面)的形状相同，凹陷部的面积大小和凸起的底面的形状相同。

可选地，如图1所示，多个凹陷部13分布在以第一表面100的中心为圆心的多个同心圆200上，多个同心圆200中各个圆200上的凹陷部13的数量自多个同心圆200的圆心沿多个同心圆200的径向(如图1中粗箭头所示的方向)逐渐增多。

由于衬底材料和氮化镓之间晶格失配产生的应力和缺陷会自第一表面的中心向第一表面的边缘延伸，因此第一表面的边缘的应力和缺陷会比第一表面的中心严重。本发明实施例通过多个同心圆中各个圆上的凹陷部的数量自多个同心圆的圆心沿多个同心圆的径向逐渐增多，使得第一表面的边缘有足够数量的凹陷部与凸起配合，可以充分释放垒晶过程中积攒的应力和缺陷，改善外延片中心和边缘长晶质量上的差异，提升外延片整体的均匀性和一致性，提升整片外延片的长晶质量，进而提升led的内量子效率，最终提高led的发光效率。而且第一表面的边缘较多数量的凹陷部还可以弥补外延片边缘翘曲产生的厚度差，避免外延片生长过程中所产生的温度不均的问题，进一步提升外延片整体的均匀性和一致性，特别适用于大尺寸的外延片。

在实际应用中，如图1所示，受到独立区所在位置的限制，凹陷部无法完全分布在多个同心圆上，但是大部分凹陷部都分布在多个同心圆上，只有少部分没有分布在多个同心圆上，并且没有分布在多个同心圆上的凹陷部也分布在多个同心圆附近。

在本实施例中，如图1所示，所在独立区100b相邻的所有独立区100b上均设置有凸起12的一个凹陷部13可以组成一个凹陷部集合130，所在独立区100b沿多个同心圆200中一个圆200的周向依次相邻的多个凹陷部13组成一个凹陷部集合130。

也就是说，凸起12将凹陷部13分隔成多个凹陷部集合130，所在独立区100b相邻的两个凹陷部13属于同一个凹陷部集合130。因此所在独立区100b依次相邻的多个凹陷部13组成一个凹陷部集合130。例如，凹陷部13a所在的独立区和凹陷部13b所在的独立区是两个相邻的独立区，凹陷部13b所在的独立区和凹陷部13c所在的独立区是两个相邻的独立区，并且凹陷部13a所在的独立区相邻的所有独立区中除凹陷部13b所在的独立区之外均设置有凸起，凹陷部13b所在的独立区相邻的所有独立区中除凹陷部13a所在的独立区和凹陷部13c所在的独立区之外均设置有凸起，凹陷部13c所在的独立区相邻的所有独立区中除凹陷部13b所在的独立区之外均设置有凸起，此时凹陷部13a、凹陷部13b和凹陷部13c组成一个凹陷部集合。

同时所在独立区100b相邻的独立区100b均设置有凸起的一个凹陷部13也可以单独组成一个凹陷部集合130。例如，凹陷部13d所在的独立区相邻的所有独立区均设置有凸起，此时凹陷部13d单独组成一个凹陷部集合130。

可选地，如图1所示，多个同心圆200中同一个圆200上的相邻两个凹陷部集合130之间的圆心角θ可以相等，多个同心圆200中同一个圆200上的各个凹陷部集合130中凹陷部13的数量可以相等。

通过控制同一个圆上相邻两个凹陷部集合之间的圆心角、以及各个凹陷部集合中凹陷部的数量相等，使凹陷部均匀分布在各个同心圆上，一方面有利于均匀释放同一个圆上各个区域外延垒晶产生的应力和缺陷，提升外延片整体的均匀性和一致性；另一方面有利于充分释放同一个圆上各个区域外延垒晶产生的应力和缺陷，提升整片外延片的长晶质量，进而提升led的内量子效率，最终提高led的发光效率。

优选地，如图1所示，多个同心圆200中同一个圆200上的相邻两个凹陷部集合130之间的圆心角θ可以为45°～90°。

如果多个同心圆中同一个圆上的相邻两个凹陷部集合之间的圆心角小于45°，则可能由于多个同心圆中同一个圆上的相邻两个凹陷部集合之间的圆心角太小而造成多个同心圆中同一个圆上的凹陷部集合的数量太多，使得到凸起的数量太少，无法起到图形化衬底的作用；如果多个同心圆中同一个圆上的相邻两个凹陷部集合之间的圆心角大于90°，则可能由于多个同心圆中同一个圆上的相邻两个凹陷部集合之间的圆心角太大而造成多个同心圆中同一个圆上的凹陷部集合的数量太少，无法有效释放垒晶过程中积攒的应力和缺陷。

更优选地，多个同心圆200中同一个圆200上的相邻两个凹陷部集合130之间的圆心角θ可以为60°。

优选地，如图1所示，多个同心圆200中各个圆200上的凹陷部集合130的数量可以相等。

通过控制多个同心圆中各个圆上的凹陷部集合的数量相等，使得多个同心圆中各个圆上的凹陷部集合中凹陷部的数量自多个同心圆的圆心沿多个同心圆的径向逐渐增多，从而沿多个同心圆的径向逐渐增大凹陷部集合所在区域的面积，有利于充分释放垒晶过程中从第一表面的中心向第一表面的边缘逐渐积攒的应力和缺陷，改善外延片中心和边缘长晶质量上的差异，提升外延片整体的均匀性和一致性。

更优选地，凹陷部集合130中凹陷部13的数量的最小值可以为1个～5个，如3个。

如果凹陷部集合中凹陷部的数量的最小值大于5个，则可能由于凹陷部集合中凹陷部的数量的最小值太大而造成凹陷部整体的数量太多，使得到凸起的数量太少，无法起到图形化衬底的作用。

更优选地，凹陷部集合130中凹陷部13的数量的最大值可以为1500个～5000个，如3000个。

如果凹陷部集合中凹陷部的数量的最大值小于1500个，则可能由于凹陷部集合中凹陷部的数量的最大值太小而造成凹陷部整体的数量太少，无法有效释放垒晶过程中积攒的应力和缺陷；如果凹陷部集合中凹陷部的数量的最大值大于5000个，则可能由于陷部群中凹陷部的数量的最大值太大而造成凹陷部整体的数量太多，使得到凸起的数量太少，无法起到图形化衬底的作用。

进一步地，多个同心圆200中相邻两个圆200上的凹陷部集合130中凹陷部13的数量之差可以等于1个～50个，如10个，使凹陷部集合中凹陷部的数量可以从最小值均匀增大到最大值。

可选地，如图1所示，多个同心圆200中相邻两个圆200之间的距离d可以为5μm～50μm。

如果多个同心圆中相邻两个圆之间的距离小于5μm，则可能由于多个同心圆中相邻两个圆之间的距离太小而造成凹陷部整体的数量太多，使得到凸起的数量太少，无法起到图形化衬底的作用；如果多个同心圆中相邻两个圆之间的距离大于50μm，则可能由于多个同心圆中相邻两个圆之间的距离太大而造成凹陷部整体的数量太少，无法有效释放垒晶过程中积攒的应力和缺陷。

优选地，多个同心圆200的数量可以为1个～500个，如400个，以匹配外延片的大小和同心圆之间的距离。

可选地，如图1所示，一个凹陷部13所在的独立区100b的中心可以与多个同心圆300的圆心重合，使凹陷部从第一表面的中心开始配合凸起释放外延垒晶产生的应力和缺陷，实现效果好。

在本实施例中，凸起12的形状可以为球冠、圆锥、三棱锥、圆柱、正棱柱等规则图形，也可以为波浪形等不规则形状，如图1和图2所示的圆锥。

如图2所示，凸起12的高度h可以为1.3μm～2.1μm，优选为1.5μm～1.9μm，如1.7μm，以起到图形化衬底的效果，一方面缓解衬底材料与氮化镓晶格失配产生的应力和缺陷，另一方面改变光线的出射角，提高光的提取效率。

凸起12与第一表面100的接触面的面积可以为2.0μm～3.1μm，优选为2.3μm～2.9μm，如2.6μm，以匹配凸起的高度，达到图形化衬底的效果，一方面缓解衬底材料与氮化镓晶格失配产生的应力和缺陷，另一方面改变光线的出射角，提高光的提取效率。

如图2所示，相邻两个独立区100b之间的距离s可以为2.0μm～4.0μm，优选为2.5μm～3.0μm，如2.8μm以匹配凸起的高度、以及凸起与第一表面的接触面的面积，达到图形化衬底的效果，一方面缓解衬底材料与氮化镓晶格失配产生的应力和缺陷，另一方面改变光线的出射角，提高光的提取效率。

具体地，衬底11的材料可以采用蓝宝石(主要成分为al2o3)、碳化硅或者硅，优选为蓝宝石，实现成本低。

本发明实施例提供了一种图形化衬底的制备方法，适用于制备图1所示的图形化衬底。图3为本发明实施例提供的一种图形化衬底的制备方法的流程图，参见图3，该制备方法包括：

步骤201：提供一衬底。

图4为本发明实施例提供的制备方法在执行步骤201之后得到的图形化衬底的结构示意图，图5为本发明实施例提供的图4所示的图形化衬底的俯视图。其中，11表示衬底，100表示第一平面。参见图4和图5，衬底11的第一表面100为平面。

步骤202：在衬底的第一表面上铺设一层透明材料。

图6为本发明实施例提供的制备方法在执行步骤202之后得到的图形化衬底的结构示意图，图7为本发明实施例提供的图6所示的图形化衬底的俯视图。其中，12表示透明材料。参见图6和图7，透明材料12平铺在第一表面100上。

具体地，该步骤202可以包括：

采用物理气相沉积(英文：physicalvapordeposition，简称：pvd)技术在衬底的第一表面上铺设一层透明材料。

在具体实现中，透明材料可以为二氧化硅，实现成本低；透明材料也可以为三氧化二铝、砷化镓、氮化铝等衬底材料中的一种，以利于后续进行外延垒晶。

步骤203：采用光刻技术在透明材料上形成设定图形的光刻胶，衬底的第一表面包括交错排列的沟道区和由沟道区分隔形成的多个独立区，光刻胶设置在独立区上的透明材料上。

图8为本发明实施例提供的制备方法在执行步骤203之后得到的图形化衬底的结构示意图，图9为本发明实施例提供的图8所示的图形化衬底的俯视图。其中，14表示光刻胶，100a表示沟道区，100b表示独立区。参见图8和图9，衬底10的第一表面100包括交错排列的沟道区100a和由沟道区100a分隔形成的多个独立区100b，光刻胶14设置在独立区100b上的透明材料12上。

具体地，该步骤203可以包括：

在透明材料上铺设一层光刻胶；

在掩膜板的遮挡下，对光刻胶进行曝光；

将曝光后的光刻胶放入显影液中进行显影，部分光刻胶溶解在显影液中，留下的光刻胶形成设定图形的光刻胶。

在实际应用中，改变掩膜板中的图形，即可改变光刻胶的图形，进而改变衬底上形成的图形。对现有工艺的改动较小，实现简单方便、成本低廉。

步骤204：在光刻胶的保护下，对透明材料进行图形化，形成多个凸起和多个凹陷部，多个凸起分别设置在不同的独立区上，多个凹陷部分别位于不同的独立区上，且凹陷部所在的独立区与凸起所在的独立区不同。

图10为本发明实施例提供的制备方法在执行步骤204之后得到的图形化衬底的结构示意图，图11为本发明实施例提供的图10所示的图形化衬底的俯视图。其中，13表示凹陷部。参见图10和图11，透明材料图形化后留下多个凸起12，多个凸起12之间形成凹陷部13，多个凸起12分别设置在不同的独立区100b上，多个凹陷部13分别位于不同的独立区100b上，且凹陷部13所在的独立区100b与凸起12所在的独立区100b不同。

具体地，该步骤204可以包括：

在光刻胶的保护下，采用干法刻蚀、湿法腐蚀或者激光刻蚀技术对透明材料进行图形化，形成多个凸起和多个凹陷部。

步骤205：去除光刻胶，得到图形化衬底。

图12为本发明实施例提供的制备方法在执行步骤205之后得到的图形化衬底的结构示意图，图13为本发明实施例提供的图12所示的图形化衬底的俯视图。参见图12和图13，光刻胶已去除，凸起12露出。

具体地，该步骤205可以包括：

将光刻胶浸入去胶液中，去除光刻胶。

本发明实施例提供了一种发光二极管外延片，图14为本发明实施例提供的一种发光二极管外延片的结构示意图，参见图14，该发光二极管外延片包括图形化衬底10、n型半导体层20、有源层30和p型半导体层40，n型半导体层20、有源层30和p型半导体层40依次层叠在图形化衬底10上。

在本实施例中，图形化衬底10可以采用图1和图2所示的图形化衬底。

具体地，n型半导体层20的材料可以采用n型掺杂(如硅)的氮化镓。有源层30可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置；量子阱的材料可以采用氮化铟镓(ingan)，如inxga1-xn，0＜x＜1，量子垒的材料可以采用氮化镓。p型半导体层40的材料可以采用p型掺杂(如镁)的氮化镓。

进一步地，n型半导体层20的厚度可以为1μm～5μm，优选为3μm；n型半导体层20中n型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～10¹⁹cm^-3，优选为5*10¹⁸cm^-3。量子阱的厚度可以为2.5nm～3.5nm，优选为3nm；量子垒的厚度可以为9nm～20nm，优选为15nm；量子阱的数量与量子垒的数量相同，量子垒的数量可以为5个～15个，优选为10个。p型半导体层40的厚度可以为100nm～800nm，优选为450nm；p型半导体层40中p型掺杂剂的掺杂浓度可以为10¹⁸/cm³～10²⁰/cm³，优选为10¹⁹/cm³。

可选地，如图14所示，该发光二极管外延片还可以包括缓冲层51，缓冲层51设置在图形化衬底10和n型半导体层20之间，以缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，并为氮化镓材料外延生长提供成核中心。

具体地，缓冲层51的材料可以采用氮化镓。

进一步地，缓冲层51的厚度可以为15nm～35nm，优选为25nm。

优选地，如图14所示，该发光二极管外延片还可以包括未掺杂氮化镓层52，未掺杂氮化镓层52设置在缓冲层51和n型半导体层20之间，以进一步缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，为外延片主体结构提供晶体质量较好的生长表面。

在具体实现时，缓冲层为首先在图形化衬底上低温生长的一层较薄的氮化镓，因此也称为低温缓冲层。再在低温缓冲层进行氮化镓的纵向生长，会形成多个相互独立的三维岛状结构，称为三维成核层；然后在所有三维岛状结构上和各个三维岛状结构之间进行氮化镓的横向生长，形成二维平面结构，称为二维恢复层；最后在二维生长层上高温生长一层较厚的氮化镓，称为本征氮化镓层。本实施例中将三维成核层、二维恢复层和本征氮化镓层统称为未掺杂氮化镓层。

进一步地，未掺杂氮化镓层52的厚度可以为1μm～5μm，优选为3μm。

可选地，如图14所示，该发光二极管外延片还可以包括应力释放层60，应力释放层60设置在n型半导体层20和有源层30之间，以对蓝宝石和氮化镓之间晶格失配产生的应力进行释放，提高有源层的晶体质量，有利于电子和空穴在有源层进行辐射复合发光，提高led的内量子效率，进而提高led的发光效率。

具体地，应力释放层60的材料可以采用镓铟铝氮(alingan)，可以有效释放蓝宝石和氮化镓晶格失配产生的应力，改善外延片的晶体质量，提高led的发光效率。

优选地，应力释放层60中铝组分的摩尔含量可以小于或等于0.2，应力释放层60中铟组分的摩尔含量可以小于或等于0.05，以避免造成不良影响。

进一步地，应力释放层60的厚度可以为50nm～500nm，优选为300nm。

可选地，如图14所示，该发光二极管外延片还可以包括电子阻挡层71，电子阻挡层71设置在有源层30和p型半导体层40之间，以避免电子跃迁到p型半导体层中与空穴进行非辐射复合，降低led的发光效率。

具体地，电子阻挡层71的材料可以采用p型掺杂的氮化铝镓(algan)，如alyga1-yn，0.1＜y＜0.5。

进一步地，电子阻挡层92的厚度可以为50nm～150nm，优选为100nm。

优选地，如图14所示，该发光二极管外延片还可以包括低温p型层72，低温p型层72设置在有源层30和电子阻挡层71之间，以避免电子阻挡层较高的生长温度造成有源层中的铟原子析出，影响发光二极管的发光效率。

具体地，低温p型层72的材料可以为与p型半导体层40的材料相同。在本实施例中，低温p型层72的材料可以为p型掺杂的氮化镓。

进一步地，低温p型层72的厚度可以为30nm～50nm，优选为40nm；低温p型层72中p型掺杂剂的掺杂浓度可以为10²⁰/cm³～10²¹/cm³，优选为5*10²⁰/cm³。

可选地，如图14所示，该发光二极管外延片还可以包括p型接触层80，p型接触层80铺设在p型半导体层40上，以与芯片制作工艺中形成的电极或者透明导电薄膜之间形成欧姆接触。

具体地，p型接触层80的材料可以采用p型掺杂的氮化铟镓。

进一步地，p型接触层80的厚度可以为5nm～300nm，优选为150nm；p型接触层80中p型掺杂剂的掺杂浓度可以为10²¹/cm³～10²²/cm³，优选为6*10²¹/cm³。

本发明实施例提供了一种发光二极管外延片的制备方法，适用于制备图14所示的发光二极管外延片。图15为本发明实施例提供的一种发光二极管外延片的制备方法的流程图，参见图15，该制备方法包括：

步骤401：提供一图形化衬底。

具体地，该图形化衬底可以采用步骤201～步骤205制备而成。

可选地，该步骤401可以包括：

控制温度为1000℃～1200℃(优选为1100℃)，在氢气气氛中对衬底进行1分钟～10分钟(优选为8分钟)退火处理；

对衬底进行氮化处理。

通过上述步骤清洁衬底的表面，避免杂质掺入外延片中，有利于提高外延片的生长质量。

步骤402：在图形化衬底上依次生长n型半导体层、有源层和p型半导体层。

具体地，该步骤402可以包括：

第一步，控制温度为1000℃～1200℃(优选为1100℃)，压力为100torr～500torr(优选为300torr)，在图形化衬底上生长n型半导体层；

第二步，在n型半导体层上生长有源层；其中，量子阱的生长温度为720℃～829℃(优选为760℃)，压力为100torr～500torr(优选为300torr)；量子垒的生长温度为850℃～959℃(优选为900℃)，压力为100torr～500torr(优选为300torr)；

第三步，控制温度为850℃～1080℃(优选为900℃)，压力为100torr～300torr(优选为200torr)，在有源层上生长p型半导体层。

可选地，在第一步之前，该制备方法还可以包括：

在图形化衬底上生长缓冲层。

相应地，n型半导体层生长在缓冲层上。

具体地，在图形化衬底上生长缓冲层，可以包括：

控制温度为400℃～600℃(优选为500℃)，压力为400torr～600torr(优选为500torr)，在图形化衬底上生长缓冲层；

控制温度为1000℃～1200℃(优选为1100℃)，压力为400torr～600torr(优选为500torr)，对缓冲层进行5分钟～10分钟(优选为8分钟)的原位退火处理。

优选地，在图形化衬底上生长缓冲层之后，该制备方法还可以包括：

在缓冲层上生长未掺杂氮化镓层。

相应地，n型半导体层生长在未掺杂氮化镓层上。

具体地，在缓冲层上生长未掺杂氮化镓层，可以包括：

控制温度为1000℃～1100℃(优选为1050℃)，压力为100torr～500torr(优选为300torr)，在缓冲层上生长未掺杂氮化镓层。

可选地，在第二步之前，该制备方法还可以包括：

在n型半导体层上生长应力释放层。

相应地，有源层生长在应力释放层上。

具体地，在n型半导体层上生长应力释放层，可以包括：

控制温度为800℃～1100℃(优选为950℃)，压力为100torr～500torr(优选为300torr)，在n型半导体层上生长应力释放层。

可选地，在第三步之前，该制备方法还可以包括：

在有源层上生长电子阻挡层。

相应地，p型半导体层生长在电子阻挡层上。

具体地，在有源层上生长电子阻挡层，可以包括：

控制温度为850℃～1080℃(优选为950℃)，压力为200torr～500torr(优选为350torr)，在有源层上生长电子阻挡层。

优选地，在有源层上生长电子阻挡层之前，该制备方法还可以包括：

在有源层上生长低温p型层。

相应地，电子阻挡层生长在低温p型层上。

具体地，在有源层上生长低温p型层，可以包括：

控制温度为750℃～850℃(优选为800℃)，压力为100torr～500torr(优选为300torr)，在有源层上生长低温p型层。

可选地，在第三步之后，该制备方法还可以包括：

在p型半导体层上生长p型接触层。

具体地，在p型半导体层上生长p型接触层，可以包括：

控制温度为850℃～1050℃(优选为950℃)，压力为100torr～300torr(优选为200torr)，在p型半导体层上生长p型接触层。

需要说明的是，在上述外延生长结束之后，会先将温度降低至650℃～850℃(优选为750℃)，在氮气气氛中对外延片进行5分钟～15分钟(优选为10分钟)的退火处理，然后再将外延片的温度降低至室温。

控制温度、压力均是指控制生长外延片的反应腔中的温度、压力，具体为金属有机化合物化学气相沉淀(英文：metal-organicchemicalvapordeposition，简称：mocvd)设备的反应腔。实现时以三甲基镓或三乙基镓作为镓源，高纯氨气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，n型掺杂剂选用硅烷，p型掺杂剂选用二茂镁。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。