一种降低ESD保护器件触发电压的方法与流程

本发明涉及一种esd保护器件的设计方法，尤其涉及一种降低esd保护器件触发电压的方法，适用于集成电路设计。

背景技术：

随着半导体工艺制成的日益先进，在工艺加工，运输，测试，应用过程中出现的esd问题越来越受到重视，在esd保护器件设计中，一般使用电阻，二极管，三极管，mos管和可控硅管等，在这些esd保护器件中mos管的使用最为广泛。

基于mos管的esd保护器件大多都是多指mos设计，由相同的多个mos管单元并联排列构成，电路原理图如图1所示，版图示意图如图2所示，这里以四个nmos管并联为例说明，但是不限于四个nmos管并联排列，可以是6个、8个、10个……，但不能是奇数个nmos管并联排列。如图1所示，nmos管的栅极，源极和衬底接地，漏极接i/o端口或电源端口。如图2所示，外围环形的是衬底接触(1)，黑色方块是接触孔(2)，一共四个nmos并联，它们的栅极分别是3a，3b，3c，3d。3a对应的nmos管的漏极和3b对应的nmos管的漏极共用(4a)，3c对应nmos的漏极和3d对应nmos管的漏极共用(4b)，3b对应的nmos管的源极和3c对应的nmos管的源极共用(5b)，这四个nmos的漏极通过金属(6)连接到i/o端口或电源端口，这四个nmos的栅极，源极通过金属连接到地。

如图3所示是它的截面图，5a和4a分别形成寄生晶体管t1的发射极和集电极，t1的基极通过r1(衬底寄生电阻)接到衬底接触，5b和4a分别形成寄生晶体管t2的发射极和集电极，t2的基极通过r2(衬底寄生电阻)接到衬底接触，5b和4b分别形成寄生晶体管t3的发射极和集电极，t3的基极通过r3(衬底寄生电阻)接到衬底接触，5c和4b分别形成寄生晶体管t4的发射极和集电极，t4的基极通过r4(衬底寄生电阻)接到衬底接触，这四个nmos管的栅极、漏极、源极和衬底接触都被silicide(7)覆盖，有的esd保护电路中，为了提高esd防护能力，会去掉漏极的silicide。

如图4所示是图3中最左侧一根nmos的放大截面图，详细标注了ldd注入的位置。在集成电路的制造加工中，ldd注入的目的是为了抑制热载流子效应，ldd注入提高了器件抑制热载流子方面的可靠性，但是由于提高了器件的击穿电压，并且不同的ldd注入角度也表现出不同的特性，不利于esd保护电路的设计，增加了esd保护电路设计的难度。

在i/o端口或电源端口出现正esd脉冲时，漏极和衬底寄生二极管雪崩击穿，产生电子空穴，空穴流向衬底，形成衬底电流，t1～t4的发射极和集电极都一样，流向衬底的电流都一样，所以t1～t4的开启主要是受衬底电阻的影响，t2和t3更靠近中间，远离衬底接触，衬底电阻更大，这导致t2和t3先开启，t1和t4后开启，随着esd电流的增加可能出现t2和t3已经烧坏，t1和t4没有开启的现象，这种开启不均匀的现象造成esd保护器件能力下降。

即使很大的mos管，如果不解决导通均匀性的问题，它的esd防护能力，也不会有所提高。解决指状mos均匀导通的方法有很多，比如采用gcnmos(gatecouplednmos)结构提高栅极电压，或提高esd保护器件的衬底电流，降低触发电压等。

技术实现要素：

本发明的首要目的，在于提供一种降低esd保护器件触发电压的方法，以增加其esd保护能力。

esd保护器件由并联排列的多个nmos管组成，所述nmos管的栅极，源极和衬底接地，漏极接i/o端口或电源端口，所述的nmos管的漏极被ldd阻挡层盖住，没有ldd注入。当i/o端口或电源端口出现正的esd脉冲时，由于漏极没有ldd注入，寄生二极管的击穿电压降低，esd保护器件的触发电压降低，使得多指nmos管可以同时导通放电，并且比被保护器件的失效电压低，能够较好的保护内部器件。

与现有技术相比，本发明有如下优点：

1.工艺加工简单，只需要增加一层ldd阻挡层，阻碍ldd注入到漏极即可。

2.相对其它降低esd触发电压的方法，不需要其它器件辅助，能更好的节约芯片面积。

3.因为esd保护器件的栅极接地，漏极可以接较高频率的信号，不会触发esd保护器件而漏电。

4.因为esd保护器件的栅极接地，当漏极接到电源，对电源的上电时间没有要求，不会有误触发的问题。

附图说明

下面结合附图，对本发明进行详细描述

图1现有的基于nmos管的esd保护器件原理图；

图2现有的基于nmos管的esd保护器件版图示意图；

图3现有的基于nmos管的esd保护器件版图横截面图；

图4带ldd注入的esd保护器件版图横截面图；

图5基于nmos管的esd保护器件电压-电流测试图；

图6本专利描述的基于nmos管的esd保护器件版图示意图；

图7基于本专利的不带ldd注入的esd保护器件版图横截面图；

具体实施方式

为使本发明的上述目的、特点和优点能更明显易理解，下文特例举较佳实施例，并配合所附图示，做详细说明如下：

基于nmos管的esd保护器件电压-电流测试图如图5所示，黑色曲线为现有的基于nmos管的esd保护器件的电压-电流测试曲线，当i/o端口或电源端口出现正的esd脉冲时，在vt1之前，esd保护器件不会导通，只有微小的漏电，随着esd能量的增加，nmos的漏极和衬底寄生pn结发生雪崩击穿，产生电子空穴，空穴流向衬底，由于存在衬底寄生电阻，寄生晶体管被触发，触发电压为vt1，随后出现负阻现象，esd保护器件上的电压下降到vh，随着esd能量的继续增加，esd保护器件开始泄放esd电荷，直到(vt2，it2)而失效，如果vt2等于vt1，或vt2小于vt1，就会出现导通均匀性问题。如果vt1大于被保护器件的失效电压，esd保护器件不能起到保护的作用。

本实施例提供的方法，使得vt1降低到vt1’，并且低于被保护器件的失效电压，如图5中的黑色虚线，使得并联排列的多个nmos都能导通，能够很好的保护被保护器件。如图1所示是本专利描述的基于nmos管的esd保护器件原理图，和现有的基于nmos管的esd保护器件原理图一样，不用辅助器件，这个器件本身就可以当成一个esd保护电路。

如图6所示是本专利描述的基于nmos管的esd保护器件版图示意图，以四个nmos为例进行说明，这四个nmos的栅极分别是3a，3b，3c，3d。3a对应nmos的漏极和3b对应nmos的漏极共用(4a)，3c对应nmos的漏极和3d对应nmos的漏极共用(4b)，3b对应nmos的源极和3c对应nmos的源极共用(5b)，这四个nmos的漏极通过金属(6)连接到i/o端口或电源端口，关键是这四个nmos的漏极被ldd阻挡层(8)盖住。

如图7所示是本专利的不带ldd注入的esd保护器件版图横截面图，以图6中最左侧的一根mos为例。5a和4a分别形成寄生晶体管t1的发射极和集电极，t1的基极通过r1(衬底寄生电阻)接到衬底接触，关键是t1的集电极没有ldd注入。因为二极管的击穿电压和掺杂浓度相关，掺杂浓度越高，击穿电压越低，和现有的带ldd的nmos相比，去掉ldd后，漏极掺杂浓度变高，降低了二极管的击穿电压，一般降低2v左右，所以能有效提高esd器件在esd事件中的均匀导通性，在被保护器件失效前开启，泄放完esd电荷。

注意，在本文件中使用的任何术语不应当被认为限制本发明的范围。本领域的技术人员将理解，本发明并不限于上述的实施例，并且不脱离由所附权利要求书定义的本发明的范围，可以做出很多修改和增加。