半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明构思提供半导体装置及其制造方法。该半导体装置可包括：第一导电类型的半导体基板，包括凹陷区域；第二导电类型的离子注入层，与半导体基板的凹陷区域的底部接触，第二导电类型不同于第一导电类型；扩散阻挡图案，设置在离子注入层的侧壁与凹陷区域的侧壁之间；接触电极，与扩散阻挡图案间隔开并且设置在离子注入层。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本发明构思大体涉及半导体装置及其制造方法。更具体地，本大体发明构思涉及二极管元件及采用沟槽蚀刻技术制造其的方法。
【背景技术】
[0002]静电放电(ESD)保护元件用于保护内部电路不受从外部环境(例如，雷击或静电)瞬时施加的瞬时电压的影响。ESD保护元件与内部电路并联连接。因此，当外部施加过大电流时，ESD保护元件通过旁通峰值涌入电流而保护内部电路。
[0003]通常，ESD保护元件可分成PN结型齐纳二极管(Zener diode)和晶体管型瞬时电压抑制(TVS) 二极管。
[0004]齐纳二极管可用于汽车、电动自行车、电动机和工业以及信息和通信设备的电路保护。近年来，齐纳二极管已经用作LED保护电路。

【发明内容】

[0005]本发明构思的一方面提供半导体装置。根据某些实施例，该半导体装置可包括:第一导电类型的半导体基板，包括凹陷区域；第二导电类型的离子注入层，与半导体基板的凹陷区域的底部接触，第二导电类型不同于第一导电类型；扩散阻挡图案，设置在离子注入层的侧壁与凹陷区域的侧壁之间；以及接触电极，与扩散阻挡图案间隔开并且设置在离子注入层。
[0006]在示范性实施例中，扩散阻挡图案的底表面可设置为与离子注入层的底表面齐平。
[0007]在示范性实施例中，半导体装置还可包括:顶部电极，与接触电极的顶表面接触并且覆盖离子注入层的顶表面；以及底部电极，设置在半导体基板的底表面上。
[0008]在示范性实施例中，半导体基板可包括杂质层，并且凹陷区域设置在杂质层中。
[0009]在示范性实施例中，半导体基板的宽度可大于杂质层的宽度，并且半导体基板的顶表面的边缘可被暴露。
[0010]在示范性实施例中，半导体装置还可包括:顶部电极，与接触电极的顶表面接触并且覆盖离子注入层的顶表面；以及底部电极，与杂质层间隔开并且设置在半导体基板的暴露的顶表面上。
[0011]在示范性实施例中，接触电极的底表面可设置为高于扩散阻挡图案的底表面。
[0012]在示范性实施例中，扩散阻挡图案可包括绝缘材料或半导体材料。
[0013]根据其它的实施例，半导体装置可包括:第一导电类型的半导体基板，包括凹陷区域；第二导电类型的离子注入层，与半导体基板的凹陷区域的底部接触，第二导电类型不同于第一导电类型；扩散阻挡图案，设置在离子注入层的侧壁与凹陷区域的侧壁之间；以及装置隔离图案，与扩散阻挡图案间隔开并且设置为穿透离子注入层。
[0014]在示范性实施例中，扩散阻挡图案的底表面可设置为与离子注入层的底表面齐平。
[0015]在示范性实施例中，装置隔离图案的底表面可设置为低于扩散阻挡图案的底表面。
[0016]在示范性实施例中，扩散阻挡图案可包括绝缘材料或半导体材料。
[0017]本发明构思的另一方面提供半导体装置的制造方法。根据某些实施例，该方法可包括:提供第一导电类型的基板，其包括多个元件部分和元件之间的切割部分；在半导体基板上执行离子注入工艺，以在半导体基板上形成第二导电类型的离子注入层，第二导电类型不同于第一导电类型；各向异性蚀刻离子注入层和半导体基板以形成第一沟槽；在第一沟槽中形成扩散阻挡图案；以及蚀刻半导体基板的切割部分，以将半导体基板分成多个元件。
[0018]在示范性实施例中，该方法还可包括:在形成扩散阻挡图案之后蚀刻离子注入层以形成第二沟槽；以及在第二沟槽中形成接触电极。
[0019]在示范性实施例中，该方法还可包括:在形成扩散阻挡图案之后，蚀刻离子注入层以形成穿过离子注入层的第二沟槽；以及在第二沟槽中形成装置隔离图案。
[0020]在示范性实施例中，该方法还可包括在形成扩散阻挡图案之后，在离子注入层上执行退火工艺。
[0021 ] 在示范性实施例中，执行退火工艺可包括其中包含在离子注入层中的杂质扩散到半导体基板以使离子注入层的底表面与扩散阻挡图案齐平的步骤。
[0022]在示范性实施例中，该方法还可包括:形成顶部电极以覆盖接触电极；以及在半导体基板的底表面上形成底部电极。
[0023]在示范性实施例中，该方法还可包括在形成离子注入层之前，在半导体基板上形成杂质层。
[0024]在示范性实施例中，该方法还可包括:形成顶部电极以覆盖其中形成有接触电极的离子注入层的顶表面；图案化杂质层以暴露半导体基板的顶表面；以及在暴露的半导体基板上形成底部电极。
【专利附图】

【附图说明】
[0025]本发明构思将由于附图以及伴随的详细说明而变得更加明晰。本文给出的实施例通过示例而不是限制性的方式提供，其中相同的参考标号指代相同或类似的元件。附图不必按比例，而是将重点放在示出本发明构思的方面。
[0026]图1至6分别为根据本发明构思的实施例的半导体装置的截面图。
[0027]图7A至7C分别为根据本发明构思的实施例的图案化的半导体基板的俯视平面图。
[0028]图8A至SM是沿着图7A至7C中的线Ι-I'剖取的截面图，其示出了根据本发明构思的一个实施例的半导体装置的制造方法。
[0029]图9示出了根据本发明构思的另一个实施例的半导体装置的制造方法。
【具体实施方式】
[0030]本发明构思的优点和特征及其实现方法经由下面的示范性实施例而变得明晰，示范性实施例将参考附图更加详细地描述。然而，应当理解的是，本发明构思不限于下面的示范性实施例，而是可以以不同的形式实施。因此，示范性实施例仅提供以公开本发明构思的示例并且使本领域的技术人员了解本发明构思的本质。
[0031]本文使用的术语仅为了描述特定实施例的目的，而不旨在限制本发明构思。如这里所用，单数形式“一”、“所述”和“该”旨在也包括复数形式，除非上下文清楚地另有指出。应进一步理解的是，当在此说明书中使用时术语“包括”和/或“包含”时，说明所述特征、区域、整数、步骤、操作、元件和/或构件的存在，但是不排出一个或多个其他的特征、区域、整数、步骤、操作、元件、构件和/或其组的存在或添加。
[0032]本文参考截面图描述本发明构思的示范性实施例，截面图示意性地示出本发明构思的理想实施例。这样，可预期例如由于制造技术和/或公差导致的图示的形状上的变化。因此，本发明构思的实施例不应解释为限于这里所示区域的特定形状，而应解释为包括例如由于制造导致的形状上的偏差。例如，示出或描述为平坦的区域可典型地具有粗糙的和/或非线性的特征。而且，所示出的尖角可以是圆的。因此，图中示出的区域本质上是示意性的，并且它们的形状不旨在示出区域的精确形状，也不旨在限制本发明构思的范围。
[0033]图1至6分别为根据本发明构思的实施例的半导体装置的截面图。
[0034]参见图1，半导体装置100可提供有第一导电类型的半导体基板11，半导体基板11包括凹陷区域。半导体装置100可包括第二导电类型的离子注入层18，第二导电类型与第一导电类型不同。离子注入层18与凹陷区域的底表面接触。扩散阻挡图案21a可设置在第二导电类型的离子注入层18的侧壁上，并且接触电极24a可设置在第二导电类型的离子注入层18中以与扩散阻挡图案21a间隔开。
[0035]杂质层12可提供在半导体基板11的上部上。杂质层12可比半导体基板11更轻地掺杂。杂质层12与半导体基板11可具有相同的导电类型。半导体基板11与杂质层12可具有相同的宽度。
[0036]离子注入层18可设置在杂质层12中。离子注入层18与半导体基板11可具有相反的导电类型。例如，如果杂质层12具有N型导电性，则离子注入层18可具有P型导电性。因此，杂质层12和离子注入层18可构成PN结二极管。
[0037]扩散阻挡图案21a可设置在离子注入层18的侧壁上。具体地，扩散阻挡图案21a可设置在离子注入层18的侧壁和半导体基板10的凹陷区域的侧壁13之间。扩散阻挡图案21a的底表面可设置为与离子注入层18的底表面齐平或者比离子注入层18的底表面更低。因此，扩散阻挡图案21a可使杂质层12和离子注入层18彼此间隔开。由于此原因，可防止包含在离子注入层18中的杂质扩散到杂质层12。另外，扩散阻挡图案21a可防止电场集中在离子注入层18的两侧的拐角部分(corner portion)上。因此,可增加半导体装置100的击穿电压。而且，可减少半导体装置100的反向漏电流以改善电特性。扩散阻挡图案21a可由氧化硅、氮化硅或半导体材料制成。
[0038]接触电极24a可设置于离子注入层18。接触电极24a可设置为与扩散阻挡图案21a间隔开。接触电极24a的顶表面可与杂质层12的顶表面以及扩散阻挡图案21a的顶表面共面。接触电极24a可设置为一个或多个。当接触电极24a设置为多个时，它们可设置为彼此间隔开。随着接触电极24a数量的增加，离子注入层18与顶部电极27之间的接触电阻可减小。因此，可提高半导体装置100的电特性。接触电极24a可由金属材料制成。[0039]还可在杂质层12上设置绝缘图案14a。绝缘图案14a可设置为与离子注入层18的顶表面间隔开。绝缘图案14a可由氧化硅或氮化硅制成。
[0040]顶部电极27可设置为覆盖尚子注入层18的顶表面。顶部电极27可设置为覆盖绝缘图案14a的侧壁和顶表面。顶部电极27可由金属材料制成。顶部电极27可电连接到接触电极24a。顶部电极27可电连接到外部电路。
[0041]可在半导体基板11的底表面上设置底部电极28。底部电极28可由金属材料制成。底部电极28可由与顶部电极27相同的材料制成。
[0042]参见图2，在半导体装置200中，半导体基板11的一部分可被暴露。具体地，杂质层12可不设置在相邻于半导体基板11的两侧的顶表面上。因此，半导体基板11的宽度可大于杂质层12的览度。
[0043]参见图3，在半导体装置300中，半导体基板11的宽度大于杂质层12的宽度。因此，半导体基板11的边缘可被暴露。底部电极28可设置在半导体基板11的一个暴露表面上。底部电极28可设置为与杂质层12间隔开。
[0044]参见图4，在半导体装置400中，装置隔离图案34a可设置为穿透离子注入层18和杂质层12。装置隔离图案34a可将包括杂质层12和离子注入层18的二极管元件分成多个二极管元件。例如，当一个装置隔离图案34a设置在扩散阻挡图案21a之间时，一个二极管元件可被分成两个二极管元件。例如，当六个装置隔离图案34a设置在扩散阻挡图案21a之间时，一个二极管元件可被分成七个二极管元件。分出的二极管元件可并联连接。装置隔离图案34a可由诸如氧化物、氮化物或氮氧化物的绝缘材料制成。
[0045]参见图5，在半导体装置500中，装置隔离图案34a可设置为穿透离子注入层18和杂质层12。装置隔离图案34a可将包括杂质层12和离子注入层18的二极管元件分成多个二极管元件。
[0046]半导体基板11的一部分可被暴露。具体地，杂质层12可不设置在相邻于半导体基板11的两侧的顶表面上。因此，半导体基板11的宽度可大于杂质层12的宽度。
[0047]参见图6，在半导体装置600中，装置隔离图案34a可设置为穿透离子注入层18和杂质层12。装置隔离图案34a可将包括杂质层12和离子注入层18的二极管元件分成多个二极管元件。
[0048]因为半导体基板11的宽度大于杂质层12的宽度，所以半导体基板11的边缘可被暴露。底部电极28可设置在半导体基板11的一个暴露表面上。底部电极28可设置为与杂质层12间隔开。
[0049]图7A至7C分别为根据本发明构思的实施例的图案化的半导体基板的俯视平面图。
[0050]参见图7A至7C，切割沟槽33可形成在半导体基板11上。半导体基板11可通过切割沟槽33被切割。因此，半导体基板11可被分成多个半导体装置单元。
[0051]通过线、圆圈或线和圆圈的混合的形式的切割沟槽33，半导体基板11可被图案化。尽管没有示出，但是通过切割沟槽33，半导体基板11可切割成正方形、三角形、五角形、六角形及其他的形状。因此，半导体基板11可切割成各种形状。
[0052]当划线图案通过诸如锯切技术的机械切割方法形成在半导体基板11上时，由划线图案形成的切割宽度可为几十微米或更大。另一方面，当半导体基板11由诸如切割沟槽33的沟槽蚀刻技术切割时，切割沟槽33的宽度可减小到约几个微米。因此，采用沟槽蚀刻技术可减小切割宽度，从而增加半导体基板11的每单位面积可制造的半导体装置的数量。另外，可防止半导体装置的损坏而改善半导体装置的可靠性。
[0053]图8A至SM是沿着图7A至7C中线Ι-1'剖取的截面图，其示出了根据本发明构思的一个实施例的半导体装置的制造方法。
[0054]参见图8A，杂质层12可形成在第一导电类型的半导体基板11上。
[0055]半导体基板11可为N型或P型半导体基板。半导体基板11可包括元件部分A和元件部分A之间的切割部分B。在一个实施例中，杂质层12可通过外延生长半导体基板11而形成。杂质层12可与半导体基板11具有相同的导电类型。杂质层12可为轻掺杂的。
[0056]在另一个实施例中，杂质层12可通过离子注入工艺和退火工艺形成。
[0057]绝缘层14可形成在杂质层12上。绝缘层14可由氧化硅或氮化硅形成。
[0058]参见图8B，绝缘图案14a形成在杂质层12上。
[0059]在杂质层12上涂覆第一光致抗蚀剂层(未示出)后，可通过光刻工艺形成第一光致抗蚀剂图案15。绝缘层14可通过采用第一光致抗蚀剂图案15作为蚀刻掩模而被图案化。因此,可形成绝缘图案14a。绝缘图案14a可暴露杂质层12的一部分。该蚀刻可为干蚀刻或湿蚀刻。
[0060]在形成绝缘图案14a后，可去除第一光致抗蚀剂图案15。第一光致抗蚀剂图案15可通过灰化工艺去除。
[0061]参见图8C，保护层16可形成在被绝缘图案14a暴露的杂质层12上。
[0062]保护层16可用于在离子注入工艺17期间保护杂质层12的顶表面。保护层16可为氧化硅或氮化硅的单层或者氧化硅和氮化硅的双层。
[0063]离子注入工艺17可在其上形成有保护层16的半导体基板11上执行。通过执行离子注入工艺17，离子注入层18可形成在杂质层12中。离子注入层18可形成在半导体基板11的元件部分A中。
[0064]当形成P型注入层18时，离子注入工艺17中所用的杂质例如可为硼、铝和镓中的一种。而当形成N型注入层18时，离子注入工艺17中所用的杂质例如可为磷、砷、铋和锑。
[0065]在形成离子注入层18后，可去除保护层16。保护层16可通过湿蚀刻或干蚀刻去除。
[0066]参见图8D，第二光致抗蚀剂图案19可形成在其上形成有离子注入层18的半导体基板11上。
[0067]第二光致抗蚀剂图案19可形成在离子注入层18的顶表面以及绝缘图案14a的侧壁和顶表面上。第二光致抗蚀剂图案19可具有开口，该开口形成为暴露绝缘图案14a的侧壁和离子注入层18的顶表面。
[0068]参见图8E，离子注入层18和杂质层12可采用第二光致抗蚀剂图案19作为蚀刻掩模被各向异性蚀刻。因此，第一沟槽20可形成在元件部分A中。
[0069]离子注入层18的侧壁18a和杂质层12的侧壁13可由沟槽20形成。具体地，杂质层12的侧壁13和离子注入层18的侧壁18a可由第一沟槽20分开。第一沟槽20的底表面可设置为低于离子注入层18的底表面。
[0070]扩散阻挡层21形成在第二光致抗蚀剂图案19上。扩散阻挡层21可形成为填充第一沟槽20。扩散阻挡层21可为氧化娃、氮化娃和多晶娃中之一的层。扩散阻挡层21可由具有相对于绝缘图案14a的蚀刻选择性的材料形成。就是说，在以预定的蚀刻配方蚀刻扩散阻挡层21的工艺期间，扩散阻挡层21可由可被蚀刻同时最小化绝缘图案14a的蚀刻的材料形成。例如，当绝缘图案14a可由氧化硅形成时，扩散阻挡层21可由氮化硅或半导体材料形成。该半导体材料例如可为多晶硅。
[0071]参见图8F，扩散阻挡层21可被蚀刻以形成扩散阻挡图案21a。
[0072]扩散阻挡图案21a可通过去除形成在杂质层12上的扩散阻挡层21但保留形成在第一沟槽20中的扩散阻挡层21而形成。因此，扩散阻挡图案21a可形成在离子注入层18的侧壁18a和杂质层12的侧壁13之间。扩散阻挡层21可通过干蚀刻或湿蚀刻被去除。扩散阻挡图案21a的顶表面可形成为与离子注入层18具有相同的高度。另一方面，扩散阻挡图案21a的顶表面可形成为从离子注入层18的顶表面向上突出。
[0073]第二光致抗蚀剂图案19可被去除。第二光致抗蚀剂图案19可通过灰化工艺被去除。第二光致抗蚀剂图案19可被去除以暴露绝缘图案14a的顶表面和离子注入层18的顶表面。
[0074]参见图8G，第三光致抗蚀剂图案22可被涂覆为覆盖绝缘图案14a的侧表面和顶表面以及离子注入层18的顶表面。
[0075]第三光致抗蚀剂图案22可被涂覆为覆盖绝缘图案14a的顶表面和离子注入层18的顶表面。第三光致抗蚀剂图案22可具有开口，该开口形成为暴露离子注入层18的顶表面。
[0076]离子注入层18可采用第三光致抗蚀剂图案22作为蚀刻掩模而被蚀刻。因此，第二沟槽23可形成在离子注入层18中。第二沟槽23可通过使离子注入层18凹陷而形成。第二沟槽23可形成为单个或多个。当第二沟槽23形成为多个时，它们的深度可彼此相等或彼此不同。
[0077]在一个实施例中，第一沟槽20和第二沟槽23可同时形成。然而，第一沟槽20和第二沟槽23的深度可不同。因此，当希望第一沟槽20第二沟槽23形成为具有不同深度时，对应于第一沟槽20和第二沟槽23的蚀刻掩模形成为具有不同的宽度，由此可形成具有不同深度的沟槽。
[0078]在另一个实施例中，第一沟槽20可在形成第二沟槽23之后形成。在此情况下，可在形成扩散阻挡图案21a之前形成接触电极24a。
[0079]参见图8H，第三光致抗蚀剂图案22可被去除。
[0080]第三光致抗蚀剂图案22可通过灰化工艺被去除。第三光致抗蚀剂图案22可被去除从而暴露绝缘图案14a的侧表面和顶表面以及离子注入层18的顶表面。
[0081]在去除第三光致抗蚀剂图案22之后，可在离子注入层18上执行退火处理。
[0082]退火工艺可执行为使得包含在离子注入层18中的杂质扩散。退火工艺可在约600至约1200摄氏度的温度执行。杂质可扩散到垂直方向的杂质层12，并且因此离子注入层18可形成为比退火工艺之前更深。然而，扩散阻挡图案21a可防止杂质扩散到水平方向的杂质层12。离子注入层18的底表面可形成为与扩散阻挡图案21a的底表面齐平或高于扩散阻挡图案21a的底表面。离子注入层18的底表面的高度可通过退火工艺的温度调整。
[0083]接触电极层24可形成在离子注入层18的顶表面以及绝缘图案14a的顶表面和侧表面上以填充第二沟槽23。接触电极层24可通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射沉积和原子层沉积(ALD)之一形成。
[0084]参见图81，接触电极层24可被蚀刻以形成第二沟槽23中的接触电极24a。
[0085]除了接触电极层24的填充沟槽23的一部分外，接触电极层24的其他部分可被蚀亥IJ，从而在沟槽23中形成接触电极24a。接触电极层24可通过干蚀刻或湿蚀刻去除。接触电极24a可由选自由金(Au)、银(Ag)、铝(Al)、钨(W)、钛(Ti)、铜(Cu)及其合金构成的组中的一种形成。
[0086]参见图8J，顶部电极层25可形成为覆盖离子注入层18的顶表面以及绝缘图案14a的侧表面和顶表面。
[0087]顶部电极层25可通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射沉积和原子层沉积(ALD)之一形成。顶部电极层25可为金属材料,该金属材料可为金(Au)、银(Ag)、招(Al)、钨(W)、钛(Ti)、铜(Cu)及其合金中的一种。
[0088]掩模图案26可形成在顶部电极层25的顶表面上。掩模图案26可形成为暴露顶部电极层25的边缘的顶表面。掩模图案26的宽度可与离子注入层18的宽度相等或者比离子注入层18的宽度大。掩模图案26可由光致抗蚀剂材料或绝缘材料形成。
[0089]参见图8K，被掩模图案26暴露的顶部电极层25可被去除以形成顶部电极27。
[0090]顶部电极层25可通过干蚀刻或湿蚀刻被去除。被掩模图案26暴露的顶部电极层25可被去除以暴露绝缘图案14a的顶表面。未暴露的绝缘图案14a可被顶部电极27覆盖。
[0091]在形成顶部电极27之后，底部电极28可形成在半导体基板11的底表面上。底部电极28可通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射沉积和原子层沉积(ALD)之一形成。底部电极层28可为金属材料，该金属材料可为金(Au)、银(Ag)、铝(Al)、钨(W)、钛(Ti)、铜(Cu)及其合金中的一种。底部电极28可由与顶部电极27相同的材料形成。
[0092]参见图8L，第四光致抗蚀剂图案31可形成为覆盖顶部绝缘图案14a的顶表面和顶部电极27的顶表面。
[0093]第四光致抗蚀剂图案31可涂覆在其上形成有顶部电极27的半导体基板11上。第四光致抗蚀剂图案31可具有形成为暴露绝缘图案14a的开口。具体地，开口可形成在半导体基板11的切割部分B。开口可形成为与顶部电极27间隔开。第四光致抗蚀剂图案31应形成为厚的。这是因为采用第四光致抗蚀剂图案31作为蚀刻掩模执行蚀刻工艺以穿透半导体基板11和底部电极28。
[0094]参见图8M，切割沟槽33可形成在半导体基板11中。
[0095]切割沟槽33可形成在半导体基板11的切割部分B中。切割沟槽33可通过采用第四光致抗蚀剂图案32作为掩模蚀刻绝缘图案14a、杂质层12和半导体基板11而形成。切割沟槽可通过干蚀刻形成。切割沟槽33可通过沟槽蚀刻工艺延伸到底部电极28。元件部分A和切割部分B可由延伸到底部电极28的切割沟槽33分开。因此，可形成半导体装置 100。
[0096]能够保持住半导体基板11的粘接带(未示出)或夹具可进一步形成在底部电极28的底表面上。因此，在形成切割沟槽33之后通过划分半导体基板11而形成的半导体装置可不散开。
[0097]在形成切割沟槽33之后，可去除第四光致抗蚀剂图案33。第四光致抗蚀剂图案33可通过灰化工艺去除。
[0098]图9是示出制造根据本发明构思的另一实施例的半导体装置的方法的截面图。
[0099]参见图9和8H，第二沟槽23可通过蚀刻离子注入层18和杂质层12而形成。半导体基板11的顶表面可由第二沟槽23暴露。装置隔离图案34a可形成在第二沟槽23中。因此，装置隔离图案34a的底表面可形成为低于扩散阻挡图案18a的底表面。装置隔离图案34a可由诸如氧化硅、氮化硅或其组合的绝缘材料形成。
[0100]参见图9和8K，当被掩模图案26暴露的顶部电极层25通过蚀刻工艺被去除时，绝缘图案14a和杂质层12可被同时蚀刻。因此，可暴露半导体基板11的两个边缘的顶表面。底部电极28可形成在半导体基板11的暴露的顶表面上。半导体基板11可包括多个元件部分A以及元件部分A之间的切割部分B。底部电极28可形成为与杂质层12间隔开。底部电极28可通过溅射沉积形成。
[0101]参见图9和8L，第四光致抗蚀剂图案31可具有形成为暴露半导体基板11的开口。开口可形成在半导体基板11的切割部分B上。
[0102]切割沟槽33可形成在半导体基板11的切割部分B。切割沟槽33可通过沟槽蚀刻工艺延伸到半导体基板11的下表面。半导体基板11的元件部分A和切割部分B可由延伸到半导体基板11的下表面的切割沟槽33分开。因此，可形成半导体装置600。
[0103]根据至此所描述的半导体装置，扩散阻挡图案设置在离子注入层的侧壁与杂质层的侧壁之间。扩散阻挡图案允许离子注入层与杂质层彼此间隔开。因此，在离子注入层上执行退火工艺时，可防止包含在离子注入层中的杂质扩散到杂质层。结果，可增加半导体装置的击穿电压。另外，根据至此描述的制造半导体装置的方法，半导体基板通过蚀刻工艺被分成多个元件。就是说，半导体基板的切割技术可用作沟槽蚀刻工艺。当半导体基板通过沟槽蚀刻工艺切割时，半导体基板的切割宽度可比锯切技术中的切割宽度被进一步减小，从而增加了半导体基板的每单位面积的半导体元件数目。而且，可防止半导体装置的损坏，从而提高了半导体基板的可靠性。
[0104]虽然参考其示范性实施例具体显示和描述了本发明构思，然而本领域普通技术人员应理解，在不脱离由权利要求所限定的本发明构思的精神和范围的情况下，在此可以作出形式和细节上的不同变化。
[0105]本申请要求于2012年6月12日提交的韩国专利申请第10-2012-0062668号的优先权，其全部内容通过引用结合于此。
【权利要求】
1.一种半导体装置，包括: 第一导电类型的半导体基板，包括凹陷区域； 第二导电类型的离子注入层，与该半导体基板的该凹陷区域的底部接触，该第二导电类型不同于该第一导电类型； 扩散阻挡图案，设置在该离子注入层的侧壁与该凹陷区域的侧壁之间；以及 接触电极，与该扩散阻挡图案间隔开且设置在该离子注入层。
2.如权利要求1所述的半导体装置，其中该扩散阻挡图案的底表面设置为与该离子注入层的底表面齐平。
3.如权利要求1所述的半导体装置，还包括: 顶部电极，与该接触电极的顶表面接触，并且覆盖该离子注入层的该顶表面；以及 底部电极，设置在该半导体基板的底表面上。
4.如权利要求1所述的半导体装置，其中该半导体基板包括杂质层，且该凹陷区域设置在该杂质层中。
5.如权利要求4所述的半导体装置，其中该半导体基板的宽度大于该杂质层的宽度，并且该半导体基板的该顶表面的边缘被暴露。
6.如权利要求5所述的半导体装置，还包括: 顶部电极，与该接触电极的顶表面接触，并且覆盖该离子注入层的顶表面；以及 底部电极，与该杂质层间隔开，并且设置在该半导体基板的暴露的顶表面上。
7.如权利要求1所述的半导体装置，其中该接触电极的底表面设置为高于该扩散阻挡图案的底表面。
8.如权利要求1所述的半导体装置，其中该扩散阻挡图案包括绝缘材料或半导体材料。
9.一种半导体装置，包括: 第一导电类型的半导体基板，包括凹陷区域； 第二导电类型的离子注入层，与该半导体基板的该凹陷区域的底部接触，该第二导电类型不同于该第一导电类型； 扩散阻挡图案，设置在该离子注入层的侧壁与该凹陷区域的侧壁之间；以及 装置隔离图案，与该扩散阻挡图案间隔开并且设置为穿透该离子注入层。
10.如权利要求9所述的半导体装置，其中该扩散阻挡图案的底表面设置为与该离子注入层的底表面齐平。
11.如权利要求9所述的半导体装置，其中该装置隔离图案的底表面设置为低于该扩散阻挡图案的底表面。
12.如权利要求9所述的半导体装置，其中该扩散阻挡图案包括绝缘材料和半导体材料。
13.—种制造半导体装置的方法，包括: 提供第一导电类型的基板，该基板包括多个元件部分以及该元件部分之间的切割部分； 在该半导体基板上执行离子注入工艺，以在该半导体基板上形成第二导电类型的离子注入层，该第二导电类型不同于该第一导电类型；各向异性蚀刻该离子注入层和该半导体基板以形成第一沟槽； 在该第一沟槽中形成扩散阻挡图案；以及 蚀刻该半导体基板的该切割部分，以将该半导体基板分成多个元件。
14.如权利要求13所述的方法，还包括: 在形成该扩散阻挡图案之后，蚀刻该离子注入层以形成第二沟槽；以及 在该第二沟槽中形成接触电极。
15.如权利要求13所述的方法，还包括: 在形成该扩散阻挡图案之后，蚀刻该离子注入层以形成穿过该离子注入层的第二沟槽；以及 在该第二沟槽中形成装置隔离图案。
16.如权利要求13所述的方法，还包括: 在形成该扩散阻挡图案之后，在该离子注入层上执行退火工艺。
17.如权利要求16所述的方法，其中执行退火工艺包括其中包含于该离子注入层中的杂质扩散到该半导体基板以使该离子注入层的底表面与该扩散阻挡图案齐平的步骤。
18.如权利要求13所述的方法，还包括: 形成顶部电极以覆盖该接触电极；以及 在该半导体基板的底表面上形成底部电极。
19.如权利要求13所述的方法，还包括: 在形成该离子注入层之前，在该半导体基板上形成杂质层。
20.如权利要求19所述的方法，还包括: 形成顶部电极以覆盖其中形成有该接触电极的该离子注入层的顶表面； 图案化该杂质层以暴露该半导体基板的顶表面；以及 在该暴露的半导体基板上形成底部电极。
【文档编号】H01L29/06GK103489925SQ201210572245
【公开日】2014年1月1日 申请日期:2012年12月25日 优先权日:2012年6月12日
【发明者】金相基, 李镇浩, 罗景一, 具珍根, 梁壹锡 申请人:韩国电子通信研究院